王德龙，刘 彤

（无锡中微亿芯有限公司，江苏无锡 214072）

1 引言

随着集成电路技术的快速发展，FPGA 的系统集成度和工作频率也越来越高。锁相环（PLL）作为FPGA 芯片时钟管理模块的核心，具有宽范围频率合成、时钟抖动滤波、时钟网络去歪斜、相位调节、占空比调整等功能，且可以通过灵活配置来满足不同的时钟需求。电荷泵锁相环是一种常见的数模混合型锁相环，具有捕获范围大、锁定时相位差小、低功耗等优点，在理论上可以实现零静态相位误差，有着其他锁相环不可替代的优势[1]。本文所研究的上电快速锁定方法是基于电荷泵锁相环设计的。

上电锁定时间是指锁相环从上电启动到输出稳定频率所用的时间，是锁相环的一项重要参数指标。传统电荷泵锁相环仅通过电荷泵的充放电电流来调整压控振荡器控制电压，通常上电锁定时间会比较长，后续有文献提出一些方法来减小电荷泵锁相环的上电锁定时间，例如动态调整电荷泵充放电电流[2]、添加预充电电路[3]等，但这些方法对宽频率范围锁相环减小各频率下上电锁定时间的效果不太明显。本文通过对应用于FPGA 的宽频率范围锁相环的研究分析，提出一种在不影响锁相环正常功能的前提下，通过添加简单的辅助电路来大大减小锁相环上电锁定时间的方法。

2 电荷泵锁相环介绍

电荷泵锁相环一般由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）和反馈分频（M）等组成，通过连接反馈分频的输出与PFD 的输入构成一个反馈系统，利用反馈原理实现频率及相位的同步控制，如图1 所示。……