张莹月， 黄嵩人**

(1.湘潭大学 物理与光电工程学院,湖南 湘潭 411105；2.湖南进芯电子科技有限公司,长沙 410205)

随着SOC的不断发展，片上存储器的容量的不断增大，片上存储器消耗的功耗也随之增大[1]。当前，SOC芯片中片上缓存和存储器所占的面积已经超过了50%，降低片上存储器的功耗对于降低系统的功耗相当重要，存储器的功耗的优化是降低系统能耗最有前景和最有可能成功的方法。这也是未来低功耗设计的一个重要方向[2]。

1 现有的基于DSP上ROM优化方案

1.1 无优化的片上ROM设计

DSP[3-4]作为一种实时快速地实现各种数字信号运算的微处理器，其对运算能力的要求很高。由于ROM的非易失性[5-8]和可靠性，且DSP应用于手持式设备，所以用ROM来进行存储固化的bootloader，科学函数库，功能函数库以及主应用程序。如图1所示，为ROM 的代码分区功能结构图。

图1 ROM 代码分区功能结构图Fig. 1 Structure diagram of ROM code partitioning function

1.2 现有的片上ROM优化方案

图2所示的是直接整块进行访问的不足，现在提出了一种对存储器进行物理分区分组的方法来进行功耗的优化，这种分区可以通过控制电路来选择和关断不同的区，这样没有访问的区就关断，实现存储器低功耗。如图3分区结构框图所示，对存储器进行等分，将存储体分了两个区，一个区是32 k，这样，当64 k分成两个32 k时，可以进行单独访问其中的任意一个区，其中每个存储器分区都可以通过存储器分区的访问次数乘以每次的访问能耗估计到。图4所示的是其中一个区的内部结构图，把空间分成了32个块的子存储体。……