洪 途，景乃锋

（上海交通大学电子信息与电气工程学院，上海 200240）

0 概述

粗粒度可重构阵列（Coarse-Grained Reconfigurable Array，CGRA）［1-3］包含可配置的处理单元（Processing Unit，PE）并具有互联结构，在不同应用下能够形成高效的数据流驱动计算。该体系结构配置数据流驱动代替传统的集中式程序计数器（Program Counter，PC）和寄存器堆，兼具通用计算的灵活性和专用计算的高效性。在计算能力方面，当程序映射到CGRA上时，可以对PE进行软件流水化以及并行展开实现高计算吞吐量；在功耗方面，数据流计算通过数据可用性以及配置对PE进行驱动，能够有效减少指令和调度的能耗开销［4］。

尽管CGRA提供了一个实现高能效计算的新方向，但在实际应用中仍然存在访存性能不足以支持大量PE计算的问题。虽然CGRA可以通过互联网络形成高效的数据流直传而无需通过大量的内存读写来实现数据传递，但由于多核计算的高计算吞吐量，访存性能较差仍然是CGRA存在的一个严重问题［5-6］。本文设计一种基于存算解耦合（Decoupled Access Execute，DAE）的片上存储读写单元，以优化内存访问的性能并提高硬件利用率。

1 存算解耦合与研究现状

传统的内存层次结构在地址访问中难以避免缓存缺失问题带来的内存延时，且这一问题在访存不具有局部性时更严重。因此，在缓存缺失时如何掩盖内存延时成为体系架构研究中的一个关键问题。

在基于程序计数器和寄存器堆的中央处理器（Central Processing Unit，CPU）和图形处理器（Graphics Processing Unit，GPU）体系结构中，可以通过上下文切换来掩盖内存延时。而CGRA因其分布式软件流水的架构特征，缺乏足够的寄存器以及中心协同控制来实现大范围的线程切换。……