谢晨 卓敏

摘？要：5G通信的主要特征包括“高速率、大带宽”，为了满足高速率、大带宽数据的传输要求，需要一种存储技术对数据进行存储。本文就存储技术结合DDR4协议，设计了一种DDR4传输机制，本研究采用高性能的XCVU9P系列的FPGA芯片作为控制芯片，使用其内部自带的DDR4 SDRAM（MIG）IP核进行例化核设计。经过验证，实现在250 MHz时钟下对DDR4 SDRAM的读/写操作，数据无丢失，能够保证高速率、大带宽数据正常传输，该传输机制具有良好的可靠性、适用性及有效性。

关键词：DDR4；高速率；大带宽；FPGA

0 引言

随着通信技术的不断发展，5G技术作为当前新一代通信的热点技术将面临很多研究课题，除了要传输低速率、小带宽数据外，还需要分析高速率、大带宽数据，分析带宽从100 MHz提高到1 GHz，甚至更高带宽。当前最大的难题就是5G高速率的传输将会导致信号的带宽变大，因此对这些高速率的数据流进行实时处理将变得更加困难[1]。

伴随着数字化的高速发展，目前存储是大容量数据存储系统的核心部分，甚至会影响到系统的性能。DDR最大的特点就是传输速率是时钟的两倍，数据同时在上升沿和下降沿同时采样[2]。

本文提出一种基于DDR4 SDRAM的高速数据缓存技术，主控器选用Xilinx公司XCVU9P系列FPGA芯片，数据缓存器选用MT40A512M16HA-083E，通过对DDR4 SDRAM的存储寻址原理及DDR4 IP核的读写控制逻辑的研究，实现了在250 MHz的时钟下，DDR4 SDRAM能够正常进行读写操作。经过测试验证，读写数据正常，无数据丢失。

1 整体设计方案

整体设计方案使用模块化，主要包括光口传输模块、DDR4存储模块、SRIO接口模块。……