叶顺心, 汪鹏君,2*, 温 亮, 张跃军, 张笑天

基于正反馈异或/同或门的低延时混合逻辑加法器设计

叶顺心1, 汪鹏君1,2*, 温 亮3, 张跃军1, 张笑天1

（1.宁波大学 信息科学与工程学院, 浙江 宁波 315211; 2.温州大学 电气与电子工程学院, 浙江 温州 325035; 3.中国海岸警卫队学院 电子技术系, 浙江 宁波 315801）

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.

正反馈; 异或/同或门; 低延时; 阈值损失; 混合逻辑加法器

超大规模集成电路需要以低功耗解决供电问题, 以低延时加快运行速度[1]. 在比较器、奇偶校验器等逻辑电路中, 加法器是基础模块, 并被大量使用, 因此加法器开销将显著影响总体电路性能[2]. 如何有效利用不同逻辑的优点以提升加法器性能被广泛关注. 标准静态CMOS加法器[3]由28个晶体管构成, 具有对电压和晶体管尺寸变化的鲁棒性, 但由于其每个输入端都至少接一个PMOS管和一个……