闻晓静

摘 要：探针卡是芯片封装前测试的重要工具。寻求高性能、低成本的探针卡是测试硬件工程师不懈的追求。如何更有效地连接探针和PCB电路板以满足电性测试的需要至关重要。本文针对垂直探针卡目前市场上常见的几种探针与PCB电路板的连接方式做简要阐述及对比。

关键词：垂直探针卡；探针头；高频测试；信号串扰

1 引言

随着半导体技术的不断进步，作为配套产业的探针卡技术也跟着不断升级。探针卡结构正在逐步从传统的悬臂探针卡过渡为性能更加稳定突出的垂直探针卡，并衍生出一系列具有特定特性的探针卡品种。在一片垂直探針卡上，如何将微小的探针与PCB电路板可靠连接以提供稳定的电信号传输是一项重要课题。本文仅针对目前市场上常见的几种探针与PCB电路板的连接方式做简要阐述及对比。

2 探针与PCB电路板连接方式分类

2.1 线连接型

这种连接方式是垂直探针卡最早采用的一种类型，目前仍占市场上的很大比例。它的主要特点是用极细的导线的两端连接PCB电路板上的焊点和探针的针尾，参见图1。这种设计在制作中主要依靠人工操作，成本相对低廉，在价格上很有优势。但对于针数特别多的探针卡，或者多并行度测试的探针卡来说，由于大量导线聚集在一起，相互之间会不可避免的产生串扰，尤其对一些关键信号的影响，会导致测试过程中出现不可预知的问题。因而对于高频测试或高并行度测试来说，这种连接类型不能满足信号传输的稳定性、阻抗的匹配性等，不建议选择。

2.2 HYBRID连接型

这种类型属于线连接型的改进版，特点是利用一块信号转换板做为探针针尾和PCB电路板之间的二次连接。目的是将软导线的长度大幅缩短，且最大限度的将导线之间的距离拉开，以减轻由于导线间过密造成的信号串扰问题。这种方式在一定程度上改善了线连接型的缺点，价格也会比线连接型稍高。但由于并没有改变软导线连接的本质，仍不适用于高频率测试的需求。

2.3 直连型

直连型是在主PCB电路板上直接作出与探针针尾的接触点，只需将探针头精确定位后固定在PCB表面即可。这种类型的优点是结构简单，信号中转少，传输稳定。但受到各种物理条件的限制，比如单颗芯片内被测试Pad的数量、Pad间Pitch大小、多并行度测试的数量等等影响，并不是所有项目都可以成功采用此种连接方式。另外，由于直接将探针头固定在主PCB上，探针深度（探针针尖距离主PCB下表面的距离）没有可调量。而在同一平台上针对不同产品这个参数基本要求在很小的范围内，所以是否可以在现有平台上应用此种连接方式，还需要考虑同一平台内不同产品间探针深度设计的一致性问题。

2.4 MLO/MLC连接型

这种类型是目前性能最好的选择。特点是通过一片MLO （Multi-Layer Organic ）或MLC（Multi-Layer Ceramic）作为信号传输的媒介，将主PCB板和探针头针尾连通。将MLO或MLC固定在主PCB板上有两种常见的连接方式。一种是采用类似BGA封装的形式植球，然后通过回流焊方式将MLO/MLC焊接在主PCB上，另一种是利用导电橡胶条将MLO/MLC固定在主PCB上，如图3所示。与线连接型相比，由于使用了MLO或MLC作为信号转接介质，可以从设计初期就将信号传输过程中可能受到的影响考虑进去，从设计角度避免信号串扰问题，做到良好的阻抗匹配，并能适用于高频信号的传输。与直连型相比，可以通过调节MLO/MLC厚度来调节最终的探针深度。所以这种连接类型有广泛的适用性。但良好性能的实现也对应了高成本，因而价格相对较高；另外整体制作周期要比线连接型长很多。

3 如何选择合适的连接类型

以上简要介绍的这几种连接类型可谓各有优缺点。根据实际项目的需求选择合适的类型，以实现既能满足测试需求，又将成本控制到最低是测试硬件工程师需要权衡和决定的。如果测试频率不高，并行度也较低，线连接就可以满足基本需求，成本上也节省很多；但对于高频或高并行度测试，由于垂直探针卡一旦完工很难更改，首先要考虑的并不是价格，而是保证电信号传输的稳定性，这样才能避免在批量生产中频繁发生问题，这也是从另一方面提高设备利用率，降低生产成本。总之，根据实际需要合理选择才是根本。

参考文献

[1]Jinwook Song ； Probe Card Design with Signal and Power Integrity for Wafer-Level Application Processor Test in LPDDR Channel

2016 IEEE 66th Electronic Components and Technology Conference （ECTC） ； Year： 2016； Pages： 2442 – 2448

[2]Eunjung Lee ； High-speed probe card design to reduce the crosstalk noise for wafer-level test 2014 IEEE 23rd Conference on Electrical Performance of Electronic Packaging and Systems； Year： 2014； Pages： 117 - 120