杨柳 李百伦 徐杨 李鹏飞 殷海博 葛楠

摘要：此次设计介绍了Verilog-HDL语言在可逆计数器的具体应用，给出了仿真波形并下载到FPGA开发板上实际进行验证。说明了实现电子电路的自动化设计（EDA）过程和EDA技术在现代数字系统中的重要地位及作用.

关键词：Verilog-HDL；EDA；FPGA；开发板；仿真

中图分类号：TP311 文献标识码：A

文章编号：1009-3044（2019）09-0219-02

1 绪论

1.1 Verilog HDL 语言

1983 年， GDA公司的 Phil Moorby首先创立Verilog HDL语言。后来phil morrby变成 Verilog-XL 的主要的设计师以及（Cadence Design System）的第一合伙人。一年后，第一个有关 Verilog-XL 的仿真器由Moobry设计，在1986年他提出的XL算法可以用于快速门仿真，又对 Verilog HDL 的发展产生深远的影响。

1.2 EDA技术的优势

1）抽象的行为以及功能的描述，在各个内部线路的结构可以使用HDL对数字系统进行，从而可以进行计算机的模拟验证在电子设计各个阶段、各个层次，进而提高设计过程准确性。既能缩短设计的周期，也能很大程度降低设计的成本。

2）EDA可以自动完成设计过程，依赖于种类库。例如： 在逻辑综合时由综合库，在逻辑仿真时有模拟库，以及在版图综合时又版图库，在测试综合时有测试库等。

3）渐渐强大的逻辑设计仿真测试技术，很大程度上提高大规模的系统电子设计自动化，是EDA中最具有电子现代化设计的技术特征的功能，对如今自动化生产做出巨大的贡献。

1.3 FPGA介绍

FPGA （Field Programmable Gate Array）为现场可编程门阵列。基于PAL、GAL、FPLD等一些可编程器件，FPGA在此基础上进行深入发展。其在专用的集成电路（ASIC）领域当中作为一种半定制电路，不但克服定制电路的不足，还解决了原来的可编程的器件门电路有限的缺点。

2 设计原理

其工作原理可以概述为：当输入的时钟脉冲一个上升沿（或下降沿）来临时，二进制数据低一位加1（或者减1），并且向高位进1（或者借1）。在无外部约束的条件时，可逆计数器可以进行和其二进制位数对应数值的相应进制的自循环计数。例如：位数为3的计数器可以进行8进制的自循环加法计数或者减法计数。

本论文所设计的4位二进制可逆计数器，其中4位计数器输出Q[3..0]=000，时钟CLK的下降沿到来时，计数器处于预置工作状态，输出Q[3..0]= D[3..0]，D[3..0]是3位并行数据输入端，COUT是进位输入端，当UPDOWN=0（进行加法操作）且输出Q[3..0]=111时，COUT=1表示進位输出。

3 电路设计系统仿真

4 原理图

5 验证表格

CLR为异步清零端，S为同步置数端，EN用于控制计数器的工作，CLK为时钟脉冲输入端，UPDN为计数器方向控制端。同步4位二进制可逆计数器的状态表。如表1所示：

6 总结

在本次课程设计中，通过Verilog硬件描述语言，设计了4位二进制加/减计数器，计数器有加计数、减计数、清零和置数的功能，且所有的这些设计功能都通过了仿真分析，符合设计要求。通过本次实验，学会了Quartus设计数字电路的一般方法和仿真方法，并且在实验中加深了对理论知识的理解与认识，充分体会到电子信息工程这一专业的奇妙之处。总的来说，这次设计的可逆计数器算得上成功，越发觉得平时所学的知识有了实用的价值，达到了理论与实践相结合，书本与行动相兼顾的目的，不仅学到了不少的专业知识，而且锻炼了自己的能力，提高了自己的耐心，专心程度，能全身心投入到课程设计中，使自己对以后的就业前景有了信心，之后会更加努力学好专业知识。

参考文献：

[1] 邹道胜，朱如琪，陈赜.CPLD/FPGA与ASIC设计实践教程[M].2版.北京：科学出版社，2010.

【通联编辑：唐一东】