陈宇轩 梁利平

摘 要：针对深亚微米工艺下后端实现中布线资源紧缺这一难点提出了一种改进的层次化流程.通过考虑子电路在上层电路中的连接关系调整子电路的高宽从而优化布线资源并降低延迟.采用量化分析的方法一次性得到可实现的物理设计，避免了多次迭代尝试浪费的时间.以DSP中大规模多路选择器在SMIC 65nm low leakage工艺下的物理设计为例介绍了本文提出的优化方案，并且对比可得本文提出的方法能减少20%的面积和35%的延迟.

关键词：版图；延迟；高速；面积；布局

中图分类号：TN431.2 文献标志码：A

Abstract：This paper proposed an improved hierarchical flow for physical design in deep submicron technology. This flow can reduce routing congestion and improve timing delay. The key point of this flow is to use the external connectivity information of the target block to design the floorplan， which could achieve a good place and route result in one iteration using quantitative analysis， saving time and efforts from multiple failed iterations. The proposed flow was tested on a large mux block in DSP design in SMIC 65 nm low leakage process， and the result showed it improved 20% in area and 35% in timing delay compared with the traditional flow.

Key words：layout； delay； high speed； area； placement

隨着集成电路技术的发展，芯片的规模以及工作频率在不断提高，并且使得芯片物理设计所用的EDA工具面临更多的挑战，其中以Routing congestion（布线堵塞）最为突出.关于后端设计的流程和挑战已有不少研究[1-4].

随着工艺节点的缩小，标准单元的长宽和金属线的间距（pitch）按相似的比例缩小，因此标准单元的面积缩小的倍数约等于金属线间距缩小的倍数的平方.随着工艺尺寸的缩小，单位面积内的单元增加的速度将远大于布线资源增加的速度，同时工艺尺寸的缩小也会使一些原来可以忽略的效应变得更加明显，需要考虑更多约束[5-8]，导致深亚微米工艺中布线将消耗更多的布线资源，因此很可能出现布线资源不够用即布线堵塞现象.

传统的物理设计流程将所有的网表文件同时读入并进行布局布线等操作，本文将此种方式称为扁平化物理设计，以……