张焕云 郭世璧

摘 要：本文通过用双峰的衬底电流效应分析了热电子限制SOA和电子SOA在40V LDMOS栅氧层的形成机理，并且通过新流程设计改进了LD-MOS的SOA。最终，得到了扩展到40/50V LDMOSn漂移区大于2um的结构设计方法。通过分析衬底电流（Ib）和相应的退化机理，我们为热电子SOA提供了一个物理试验模型。通过分析，清楚理解了热电子SOA 的意义和工作范围，也反应出热电子是器件退化现象的一个重要原因之一。

关键词：LDMOS；Kirk效应；SOA；BCD

中图分类号：TN386 文献标识码：A 文章编号：1671-2064（2018）19-0056-02

1 引言

高压LD-MOS场效应晶体管长期以来一直作为功率分离的基本器件应用在集成电路中[1]。传统意义上，LD-MOS 的设计有以下两种操作状态：1）工作状态（低的Vds和高的Vgs）提供高电流，本质上是短沟道长度起决定因素；2）非工作状态（低的Vgs和高的Vds），一系列高阻的出现可以承受高电压装置（可以耐压到40V）[2]。尽管如此，短暂的情况下，器件也可以在高的Vgs和Vds下操作，但是他们会出现热载流子退化[3，4，5，6]的现象。根据这个现象，S.K.Lee[7]通过改变漂移区的掺杂浓度对LD-MOS进行了优化。

本文，通过改变漂移区的掺杂浓度优化HV-LDMOS的栅氧化层的退化问题，并且是首次应用在0.6um的BCD工艺中。为了帮助电路设计，一种典型的盒子形状的热电子SOA（安全操作区）相应的阈值电压退化已经被试验证实主因就是热电子SOA。在本文中，通过分析衬底电流（Ib）和相应的退化机理，我们为热电子SOA提供了一个物理试验模型。通过分析，清楚理解了热电子SOA的意义和工作范围，也反应出热电子是器件退化现象的一个重要原因之一。

2 器件描述和试验

在本工作中，采用LOCOS-端基板的40V LD-MOS晶体管如图1所示，集成在0.6um BCD工艺中，其栅氧化层厚度约为45nm，大角度离子注入形成P型体。器件结构从扫描电镜中，可以观察到沟道长度大约是0.6um，宽度大约是43.7um。实现P型体以后，器件的源和漏端的形成就采用传统的MOS工艺，也就是采用自对准的n型轻搀杂和大约0.2um的spacer来完成。与传统的LD-MOS晶体管不同的是，在我们的器件中，衬底接触孔和器件源端的接触孔是分开的，这样就可以分别测试出衬底电流Ib和Is（源端的电流）。

热电子测试主要是在晶片层面，测试条件要求在室温25度和暗黑的环境。偏置应力阶段的表征步骤包括：测量直流峰值tan的电导-gm，阈值电压Vt，以及电阻Ron。所有的测试都是在Vds=0.1V，Ron测试在Vgs=12V下进行。在室温下用不同的Vds的Vgs进行直流应力试验，将源和衬底接地。

Ib和Vgs的曲线图如图2所示，随着Vgs的变化，Ib和Vgs曲线出现双峰。第一个峰值出现在Vgs=6V，峰值电流随着Vds的增加而增加。第二个峰在Vgs=12V时出现，第二个峰在Vds下增长更快。

图2衬底电流作为Vgs在各种Vds下的函数，表现为两个峰值。高Vgs下Ib的快速增加是Kirk效应的结果。

图3所示为40V LD-MOS热电子受限SOA和图2中的衬底电流之间的关系曲线。热电子测试必须定义器件的最大工作漏极电压和门电压。

3 结果讨论

在双峰电流发生的情况下，这种现象可以解释如下：1）第一个峰（Vgs=6V），影响它的是Vds增加和电离率α增加有关[8]。

（1）

Hot

electrons

电离率和漏端的电场有关，这就出现在了热电子退化的结果，即就是第一个峰电流会随着漏端电压的增加而增加。但是当（Vgs>6V）时，随着门电压的增加电离率减小，衬底电流减小。第二个峰开始出现在Vgs=12V以上，在这种情况下，我们发现随着漏极电压的增加，衬底电流迅速增加。因此，在ID-VDS曲线中，由于衬底电流的增加，ID快速增加。因此，第二峰的解释将是高漏电电流与Vg的增加有关，而不是高Vd的影响。这可以用Kirk效应[9]来解释。当Kirk效应发生时，电流密度应满足：

（2）

当器件工作在饱和区时，漏极电流与启动Kirk效应一致，导致器件退化。

根据以上的分析，包括自热效应[10，11]，我们通过改变其漂移区域离子掺杂对40VLD-NMOS进行优化，得到典型的器件参数。

如图4所示，设置Vgs=12V，测试40VLD-MOS不同漂移区的Id和Vd曲线，发现在漏端电压达到40V之前，自热效应占主导地位。当Vds>40V时，随着漂移区域的增加，饱和电流减小。实验表明，在线性区域，Ron增加了一点，大约5%，阈值电压没有变化。

4 结语

如上所述，本文研究了热电子SOA，并且利用基体电流的两个峰值，发现衬底电流的第一个峰值与碰撞电离有关，第二个峰值与Kirk效应有关。

值得注意的是，第一个峰值比较低，第二个峰值出现较晚，尽管两者之间存在着某种关系。因此，本文仔细的优化流程设计，来改进LD-MOS的SOA。最后，得到了扩展到40/50V LDMOSn漂移區大于2um的结构设计方法。

参考文献

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[3]S.Manzini， A.Gallerano，“hot electron injection and trapping in the gate oxide of submicron DMOS transistors”，in proceedings of ISPSD，1998，PP.415-418.

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[5]R.Vversari，A.Pieracci，Experimental study of hot carrier effects in LDMOS transistors”，1999，IEEE trans. On electron devices.ED-32，PP375-381.

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[7]S.K.Lee， C.J.Kim，“optimization of safe operating area using two peaks of body current in submicron LDMOS Transistors.

[8]S.M.Sze， physics of semiconductor device，pp.482，2nd，wiley，1981.

[9]C.Contero， P.Galbiati，“LDMOS implementation by large tilt implant in 0.6um BCD5 process”，1996，IEDM，PP.465-468.

[10]P.Perugupalli， Xu Y，“measurement of thermal and packaging limitations in LDMOSFETs for Rfic applications”，1998，IMTC，PP.160-164.

[11]Belaid， M.A， K. Ketata，“Analysis and simulation of self heating effect on RF LDMOS devices”.2005，SISPAD，PP.231-234.