（中国电子科技集团公司第四十七研究所，沈阳110032）

1 引言

随着FPGA规模的增大和芯片尺寸的增加，芯片上时钟的分布质量就变得越来越重要。时钟相位差和时钟延迟严重影响系统的性能，尤其在复杂的大规模系统中，用传统的时钟网络控制时钟相位差和时钟延迟变得十分困难[1]。FPGA内嵌DLL可以解决这个问题，同时用户还可通过编程来灵活选择不同个数的DLL[2]。DLL是FPGA中的一种很有用的资源，尤其在较高频率下应用极广。利用它可以对时钟进行倍频、锁相等操作。

DLL的工作原理如图1所示：在输入时钟和反馈时钟中插入延迟，直到两个时钟上升沿相同，即同步[3]。当输入时钟和反馈时钟的边沿处在一条直线上，DLL锁存。电路直到DLL锁存之后才开始初始，所以两个时钟无区别。DLL的输出时钟补偿了时钟信号在网络的分布延迟，有效消除了源时钟和负载之间的延迟[4]。延迟线可以通过电压控制的延迟或一系列离散延迟成分来建立。

2 可编程DLL电路结构

所设计的DLL结构如图2所示。图中，输入时钟CLK_IN经可变延迟线0后输出为CLK_D，CLK_D输入一个由N级可变延迟线组成的移相器。移相器产生该输入时钟的N个相位输出，分别是CLK_1，CLK_2…CLK_N，它们与CLK_D的相位差分别是 2π/i，i=1，2，…N，也即是这些相位时钟的边沿（默认指上升沿）与CLK_D上升沿之间的时间差是T/i，i=1，2，…N。最后这N个相位时钟当中的一个由数据选择器输出，并最终形成CLK_O。CLK_O经时钟网络的延迟后形成CLK_FB，这个信号即是送入各逻辑中的时钟信号，同时将该信号反馈回鉴相器1，与原始输入时钟信号CLK_IN作鉴相。……