一种应用于全数字锁相环的时间数字转换器设计*

2018-09-10盖林冲王海永

微处理机 2018年4期

盖林冲，陈岚，王海永

（1.中国科学院微电子研究所，北京100029；2.中国科学院物联网研究发展中心，无锡214135；3.中国科学院大学，北京100049；4.三维及纳米集成电路设计自动化技术北京市重点实验室，北京100029）

1 引言

在过去几年中，时间数字转换器在时钟生成电路中受到了非常广泛的应用。时间数字转换(Time to Digital Convert，TDC)的功能是用来在时域中测量参考时钟信号和反馈时钟信号的相位差，然后将这个相位差信号转换输出为可被片上可编程数字环路滤波器处理的数字信号。由于这个数字滤波器的存在，整个全数字锁相环的环路动态特性可控，并且可以同时实现低相位噪声和快速的建立时间。这种结构还可以具有对工艺、电压和温度（PVT）敏感度很低的环路特性，并且不易受到各种噪声影响。与其他的采样电路相似的是，TDC在量化两路时间信号的同时会产生量化噪声，这个量化噪声直接影响到锁相环整个环路的带内噪声，并且直接受到TDC分辨率的控制。TDC的分辨率越高，整个环路的带内相位噪声性能越好。但是由于分辨率、测量动态范围以及功耗几方面因素的相互制约，如何在保证高分辨率以及大测量范围的同时降低TDC功耗成为一个难点，因此本文的研究重点在于设计一款高分辨率且低功耗的TDC。