陈治洲+曹开钦+柴孟阳+孙德新+刘银年

摘 要： 为保证电子学系统运行的可靠性，分析电路芯片间传输信号的时序和质量至关重要。基于一块航天应用的图像数据压缩电路，在电路设计、调试过程中引入信号完整性设计方法学，对电路关键网络乒乓缓存电路进行信号完整性分析。在layout前利用Hyperlynx软件对电路进行前仿真得出FPGA的管腳约束和布局布线约束，在layout后利用Ansys软件对电路进行后仿真观察布线后信号波形和时序，电路板实际加工后测量信号的波形与仿真结果一致，电路设计一次通过，大大缩短了电路的调试时间，对类似设计有一定的借鉴意义。

关键词： 电路设计； 乒乓缓存； SRAM； 前仿真； 后仿真； 信号完整性； 图像压缩

中图分类号： TN216?34 文献标识码： A 文章编号： 1004?373X（2018）05?0083?06

Abstract： In order to ensure the running reliability of the electronics system， it is essential to analyze the timing and quality of transmission signals between circuit chips. An image data compression circuit applied to aerospace is proposed. The design methodology of signal integrity is introduced in the process of circuit design and debugging to conduct the signal integrity analysis for the Ping?Pong buffer circuit. Before layout， the Hyperlynx software is used to perform the pre?simulation for the circuit to get the FPGA pin and layout constraints. After layout， the Ansys software is used to perform the post?simulation for the circuit to observe the signal waveform and timing sequence after wiring. The measured waveform of signal of the practically?processed circuit board is consistent with the simulation results. The circuit is designed successfully. It has shortened the debugging time of the circuit greatly， and has a certain reference significance for similar design.

Keywords： circuit design； Ping?Pong buffer； SRAM； pre?simulation； post?simulation； signal integrity； image compression

0 引 言

数字图像实时处理中存在数据量大和处理速度相对滞后的矛盾特点，为使系统有序工作，在图像实时处理系统中需要引入缓存电路。常用的缓存电路有FIFO结构、双口RAM结构和乒乓缓存结构。乒乓缓存结构相比FIFO结构容量更大，相比双口RAM读写更加灵活，所以在图像数据处理系统中应用更加广泛[1]。

由于信号波特率的不断升高，芯片特征尺寸的不断减小，信号完整性分析日益受到重视。即使在频率稍低的系统中，由于芯片特征尺寸的减小，输出门电路以更短的时间进行开关，信号跳变沿变得更加陡峭也会引起信号完整性问题[2]。信号完整性主要关注信号时序和信号波形两个方面的问题，确保接收端得到完整的信号波形，不出现振铃、非单调、抖动等问题[3]。基于DDR电路的信号完整性问题一直都是业界研究的热点[4?6]。在乒乓缓存电路中，主控FPGA与SRAM芯片间传输信号的时序和质量对系统运行的可靠性至关重要。因此，对此缓存电路的信号完整性分析十分必要。

本文基于一块图像压缩电路，对其关键网络乒乓缓存电路进行信号完整性分析，采用Hyperlynx作为前仿真软件，Ansys的SIwave和Designer作为后仿真软件，实时仿真电压波形情况。在前仿真阶段确定FPGA的管脚约束和布局布线约束，通过减缓FPGA输出信号的边沿斜率抑制FPGA输出信号反射，并通过选择合适的端接电阻对SRAM输出信号进行源端端接。在后仿真阶段仿真实际电路的互连特性，得出电路的谐振模式、PND阻抗、信号的波形情况。电路经过实际加工调试后测量信号的波形，发现波形较为完整，电路功能的可靠性得以实现。

1 乒乓缓存的设计

图像数据压缩电路和一般的基于DSP+FPGA图像处理电路系统结构类似，只是图像运算处理单元由DSP换成专门的压缩芯片。图像压缩电路结构框图如图1所示，数据接收单元从成像模块接收图像数据输入主控FPGA，主控FPGA将收到的数据依次存入两片SRAM，向其中一片SRAM写入数据的同时将另一片SRAM内的数据读出，传输到压缩芯片进行处理。

SRAM选择3D_plus公司的3DSR16M16VS4502芯片，FPGA选择xilinx公司Virtex?Ⅱ系列的XQR2V3000芯片。FPGA与SRAM互连的信号分为16路的双向数据信号DATE[1：16]，18路的地址信号ADDR[0：17]，还有片选信号#CS、写使能信号WE#、读使能信号OE#、数据高位和低位使能UB#、LB#，数据和地址信号波特率为40 MHz。endprint

2 新的产品设计方法学

传统的电路设计基本流程是：原理图设计、PCB版图绘制、PCB加工、电路调试。当电路调试不成功时就需要修改原理图，开始新一轮的加工测试过程。在信号频率越来越高、供电电平越来越低、系统越来越复杂的趋势下，传统的设计流程必然会延长产品设计周期、提高开发成本。对航天应用而言，电子产品工作环境恶劣，故障排除成本高。这些都要求对传统的电路设计方法进行改进。

基于信号完整性的新的设计方法学如图2所示，在布局布线前引入前仿真，得出布局布线的约束条件，指导layout设计。PCB版图绘制结束后，对电路进行后仿真，可以模拟得出实际电路的电气特性，大大增加了产品设计的一次成功率，缩短了电路调试周期。

3 基于Hyperlynx前仿真

3.1 FPGA的I/O管脚约束

在前仿真阶段首先确定FPGA的I/O管脚约束，此处根据SRAM驱动需求选择LVCMOS33电平结构作为I/O接口。由于数据传输频率仅为40 MHz，输出波形slew选择slow降低波形边沿斜率，有利于减少信号完整性和电源完整性的压力。LVCMOS电平结构支持电流可编程，可编程范围[7]为2～24 mA，对于输出驱动电流，电流值过小可能会导致驱动能力不足，电压波形损坏，驱动电流过大会增大芯片的功耗。Virtex?Ⅱ系列FPGA支持片内端接技术，在bank的VRP/VRN管脚连接合适的电阻分别接到电源和地就可对此bank内的I/O口进行端接设置，但LVCMOS33电平结构不支持双向端接，只在作为驱动输出端的时候会在片内串联端接，考虑到信号频率较低且走线长度也不是很高，此处不选择片内端接。

在Hyperlynx内建立FPGA输出仿真模型，如图3所示，输出端为FPGA的LVCMOS33电平结构IBIS模型，输入端分别为SRAM的地址接收端和数据接收端IBIS模型，传输线采取带状线，布局布线要求FPGA至SRAM走线长度约为2 200 mil，编辑走线几何层叠结构，令走线特征阻抗为48.5 Ω，数据传输频率为40 MHz。图4a）是驱动电流分别为2 mA和24 mA时接收端的电压波形，可以看出2 mA驱动电流明显不足，24 mA驱动电流接收端会产生振铃现象。图4b）是驱动电流分别为8 mA，12 mA和16 mA时接收端电压波形，16 mA驱动电流上升沿存在微小过冲，8 mA驱动电流上升沿较缓，综合考虑选择12 mA作为输出驱动电流。因此，FPGA輸出接口选择LVCMOS33结构，片内不端接，输出驱动电流为12 mA。

3.2 SRAM输出端接

在SRAM输出信号未端接的情况下，双向传输各自接收端电压波形如图5a）所示，SRAM作为接收端电压波形较为完整，FPGA作为接收端波形在跳变沿有振铃现象。这是由于FPGA作为输出端减缓了信号跳变沿的斜率，在未进行阻抗端接的情况下抑制了反射的产生，而SRAM作为输出端虽然输出频率不高，但芯片制造工艺决定了其电平转换时间，此处在低频情况下仍产生反射。

为改善FPGA接收端波形，可以在SRAM源端对反射进行串联端接。源端串联端接要求为驱动器输出阻抗，为串接电阻，为走线特征阻抗，驱动器输出阻抗不是一个恒定值，其值与直流工作点和信号频率相关。通过前仿真确定外部串联端接电阻的最优值，端接电阻尽量靠近SRAM摆放，取端接电阻到SRAM走线长度为200 mil。

图5b）所示是串联电阻分别为5 Ω，10 Ω和20 Ω情况下双向数据传输接收端的波形。串联5 Ω电阻，信号在上升沿存在微小过冲；串联20 Ω电阻，信号上升沿驱动存在不足；在串联10 Ω电阻情况下，FPGA接收端能收到最好波形，并且SRAM作为接收端波形不会发生损坏。

3.3 走线串扰

由于SRAM拥有数量众多的数据走线以及地址和控制走线，会给布局和布线带来很大压力；增加PCB层数可以缓解布线密度，但是会带来成本的增加。因此，为了合理地设置走线间距，可以在走线的串扰和布线难度间取一个良好的折衷。

走线的串扰95%由相邻的2条走线引起[8]，故建立地址传输线3线串扰仿真模型。由于SRAM输出跳变沿更抖，设为驱动端；中间走线驱动为低电平，两侧驱动信号同时翻转，各自产生的串扰在受害线上叠加；在受害线的两端放置示波器观察近端串扰和远端串扰。

在走线间距为一倍线宽条件下，近端串扰和远端串扰如图6所示，远端串扰峰值约为250 mV，近端串扰峰值约为78 mV，250 mV的串扰电压幅值在FPGA和SRAM的门开关阈值之内，但为了留下足够的设计裕量用于应对走线换层、拐角等，走线间距约束可取2倍线间距。

在前仿真阶段，确定了FPGA的I/O约束，不采取片内端接，驱动电流为12 mA；SRAM源端串联端接10 Ω电阻；仿真分析一倍线宽下走线串扰情况，为保留足够裕量，采取2倍线宽约束并行数据和地址走线。

4 基于Ansys的后仿真

在Cadence中绘制完版图后，将电路版图导入SIwave中，SIwave采用有限元的方法，将PCB结构自适应划分成许多小四面体结构，再对每个小四面体进行麦克斯韦方程组求解，最后可以得到PCB平面对的谐振特性、走线的传输模型、电源分配网络（PDN）阻抗、直流压降、近场和远场辐射等特性[9]。SIwave将耦合电容视为外接集总端口，需要对耦合电容编辑容值和寄生参数，本文中对0805封装的电容寄生电感取0.1 nH，寄生电阻取0.05 Ω，钽电容寄生电感取1 nH，寄生电阻取3 Ω。

4.1 谐 振

谐振是PCB产生电磁辐射的主要原因，并且在谐振区域形成高阻态，对PDN和走线返回路径阻抗产生影响，可以通过合理地布置去耦电容和调制PCB层叠间距消除谐振[10]。SRAM的3.3 V供电平面和其相邻地平面最低的谐振频率点为204 MHz，电压幅值最高为1 V，仿真结果如图7所示。endprint

谐振主要由芯片的电压纹波触发产生，应避免在谐振区域放置芯片，工程上一般只认为芯片转折频率内的谐波有足够的能量激发谐振，此处SRAM频率为40 MHz，转折频率为200 MHz，小于其最低谐振频率点，由SRAM电源波动引起谐振的问题可以忽略。

4.2 电源分配网络（PDN）阻抗分析

PDN包含稳压模块（VRM）、板上的金属平面和过孔等所有互连结构、去耦电容、芯片内封装和键合线等互连。负载芯片内部门电路快速翻转，会导致供电端的汲取电流发生抖动，抖动电流在PDN上产生压降，引起负载供电电压损坏，严重情况下会导致芯片无法正常工作。

电源完整性设计要求PDN的阻抗值小于目标阻抗，为允许最大纹波幅值，为供电管脚最大瞬态电路变化量。经计算，SRAM的目标阻抗值为2.07 Ω。PDN目标阻抗仿真结果如图8所示，在200 MHz转折频率范围内PDN阻抗<1 Ω，满足目标阻抗要求。

4.3 波形和时序

在SIwave中通过求解麦克斯韦方程组，利用“场”求解的方式提取SRAM的18条地址走线和32条数据走线的全波SPICE参数模型。将模型导入Designer，并导入器件的IBIS模型，设置合适的激励，利用电路分析的方法得到走线模型在时域的表现。

SRAM写入信号源端和终端波形如图9a）所示，SRAM输入低电平阈值为0.4 V、输入高电平阈值为2.4 V，写入信号满足SRAM驱动需求。SRAM读出信号源端和终端波形如图9b）所示，读出终端波形下降沿存在负过冲，与前仿真结果一致，这是由于CMOS输出门电路中PMOS和NMOS开关时间存在差异，下降沿更加陡峭造成的，FPGA输入低电平阈值为0.8 V、输入高电平阈值为2 V，满足SRAM读出需求。

IBIS模型包含min，typ，max三种模式：min表示芯片在3 V拉偏或70 ℃工作环境温度下的电气特性；typ表示芯片在正常3.3 V电压和25 ℃环境下的电气特性；max表示芯片在3.6 V拉偏或0 ℃工作环境温度下的电气特性。基于航天应用的工作环境恶劣的考虑，在三种IBIS模式下SRAM接收端信号电压仿真波形如图10所示，三种模式除了高电平值不同，在0 ℃工作环境下信号上升沿更加陡峭，振铃现象更加严重，在70 ℃工作环境下信号电平跳变沿更加平缓，需要更多时间到达信号高电平。

在后仿真阶段分析了電源平面的谐振情况、电源分配网络的目标阻抗；实际布板后SRAM在读出和写入的情况下，分别分析了信号源端和终端的实际波形；最后基于IBIS的三种模式，观察了在恶劣工作环境下信号质量的变化，虽然信号完整性会有一些损坏，但是仍满足芯片的驱动要求。

5 测量结果

电路板实际加工后，SRAM接收端的测量波形如图11所示，波形信号较为完整，没有出现振铃、非单调、抖动等信号完整性问题。与仿真信号相比，测试信号跳变更加平缓，高/低电平存在不稳定现象，这是由于测试探头存在寄生的电气特性，以及探头与接地线形成的返回路径对原始信号引入的干扰因素。由图11可见，引入测试的干扰因素后，信号整体质量仍较好，满足SRAM芯片驱动要求。

后续对整个系统进行成像试验，电路板工作正常，能够有效地对成像数据进行实时压缩操作，SRAM乒乓缓存电路图像对数据起到了应有的缓冲作用。

6 结 语

本文在进行电路板设计时，引入前仿真和后仿真方法，详细分析了电路信号完整性的相关问题，包括管脚约束、驱动电流、走线串扰、谐振、PDN阻抗、信号时序和电压波形等。电路板实际加工后，对信号波形进行实际测试，发现信号质量满足芯片驱动需求。这种基于信号完整性的分析设计方法在缩短电路的研发周期、减少研发成本、增加系统可靠性方面具有显著意义。此外，基于乒乓缓存电路的信号完整性分析对类似设计有一定的借鉴意义。

注：本文通讯作者为刘银年。

参考文献

[1] 李武深，迟泽英，陈文建.高速DSP图像处理系统中的乒乓缓存结构研究[J].光电子技术与信息，2015，18（3）：76?79.

LI Wushen， CHI Zeying， CHEN Wenjian. Ping?Pong cache structure in high?speed DSP image processing system [J]. Optoelectronics technology and information， 2015， 18（3）： 76?79.

[2] 周路，贾宝富.信号上升或下降时间对高速电路信号完整性影响的研究[J].现代电子技术，2011，34（6）：69?73.

ZHOU Lu， JIA Baofu. Effects of signal rise or fall time on high?speed circuits signal integrity [J]. Modern electronics technique， 2011， 34（6）： 69?73.

[3] 童向杰，徐铮，谢凤玲.工程设计中的典型信号完整性问题及其设计策略[J].电子器件，2014，37（6）：1155?1161.

TONG Xiangjie， XU Zheng， XIE Fengling. The solutions of typical signal integrity in engineering designs [J]. Chinese journal of electron devices， 2014， 37（6）： 1155?1161.

[4] 张超，余综.基于DDR3 系统互联的信号完整性设计[J].计算机工程与设计，2013，34（2）：616?622.endprint