一种低功耗32 nm CMOS分数-N频率合成器设计*

2017-12-26李春燕李素苹

电子器件 2017年6期

关键词：环路时钟增益

李春燕,李根,李素苹

(1.内蒙古化工职业学院计算机与信息工程系,呼和浩特 010070;2.内蒙古机电职业技术学院信息与管理工程系,呼和浩特 010070)

一种低功耗32nmCMOS分数-N频率合成器设计*

李春燕1*,李根1,李素苹2

(1.内蒙古化工职业学院计算机与信息工程系,呼和浩特 010070;2.内蒙古机电职业技术学院信息与管理工程系,呼和浩特 010070)

为了减少频率合成器的工作能耗,提出了一种新型低功耗的分数-N频率合成器。该合成器消除了电源电压、工艺偏差和温度变化(PVT)对电容的影响,能够产生中等精度时钟脉冲震荡且具有较低的芯片面积。该合成器通过采用频率-电流转换电路,将电路的输出频率与电容比成正比。采用32 nm CMOS工艺对提出电路进行了制作。测试结果显示,相比其他类似合成器,提出合成器的功耗和面积更低,总面积仅仅为0.006 5 mm2,在0.9 V电源电压条件下,功率仅损耗为108 μW。使用4 MHz参考时钟时,输出频率范围为18 MHz～156 MHz,频率分辨率为0.8 MHz。

频率合成器;频率-电流转换电路;深沟电容;片上抖动测量

在健康状况监测系统、车联网、智能电网、智能机器人系统等物联网领域中,集成电路需要中等精确度的时钟信号,并要求具备低功率损耗、面积尺寸小的特性。通常情况下,上述系统需要多个时钟,其频率范围为几赫兹(如:低频内部唤醒定时器)到几百兆赫(如:存储器或者信号处理)[1]。晶体振荡器能够生成准确的时钟,但是多个晶体会增加电路面积以及成本。因此,通常是利用频率合成器生成高频时钟。

锁相环路(PLL)通常用于生成非常精确的倍频。但是,最大带宽限制[2]要求环路滤波器面积较大并且稳定时间也较长。功率损耗较大、频率范围较大时稳定性不足是采用比例技术设计PLL时遇到的两大主要挑战。数字PLL[3]越来越受欢迎的原因在于其所需的面积较小,但是需要使用高分辨率的时间-数字转换器,这会增加功率损耗、量化噪声。

为了克服PLL的限制,Drago等人[4]提出了占空比整数N PLL,在不考虑频率精确度的条件下,能够减少功率损耗以及稳定时间。在文献[5]中提出了对自激振荡器频率进行校正的方法。但是,上述方法的弊端在于输出功率不准确。文献[6]提出了基于频率-电压转换器的频率合成器,其原理是电容电荷再分配。但是,由于该技术出现了漏电现象,生成的电压非常不准确[7]。

本文提出的一种基于频率-电流转换器的分数频率合成器电路设计,能够代替PLL或者单芯片的多晶体振荡器,可以在较大的频率范围内进行中等精度频率合成。该设计使用了多个电流支路,能够将输出频率调整地十分精确[8]。采用32 nm技术进行了实现,根据测量结果对其性能进行了验证。与其他基于补偿环形振荡器的结构[9-10]不同之处在于,提出的合成器能够消除电容的PVT变化影响。采用的高密度深沟电容能够大幅减少硅面积。最后在高分辨率数字芯片上实现了抖动测量测试,测试结果显示该合成器能够准确测量时钟的周期性抖动。

1 提出的频率合成器

图1是本文提出的频率合成电路结构图,采用了频率-电流转换器(FTC)电路设计。

图1 提出的频率合成器结构图

图2 提出的频率合成器原理图,包括芯片上周期性

在基于电流倍增的无分频结构中(如图1所示),利用FTC的增益K1将输入频率(Fin)转换成等效电流,然后乘以因数N生成电流Ii。利用FTC的增益K2将振荡器的输出频率(Fout)转换成等效电流(Ifb)。高增益放大器通过调整压控振荡器(VCO)的频率使两个输入电流相等。使用的VCO为电流饥饿型环形压控振荡器,其电流源的跨导与N成比例,能够使环路增益在较大输出频率范围内保持基本恒定。如果环路增益较高,输入频率与输出频率的关系式可表示如下:

(1)

式中:NK1/K2表示倍频因数。在不增加硬件复杂度的情况下,能够将N值设置的较大(与数字PLL一样)。但是,如果过程不匹配,N也就不准确。蒙特卡洛模拟结果表明:由于过程不匹配,N会出现2.2%σ/μ的变化。因此,需要其他经过工艺微调的电流支路对不匹配效应进行补偿。在校正初始频率期间,通过对Fout与预期的输出频率进行比较能够调整支路的数量。由于倍频因数取决于K1/K2比率,能够消除FTC对PVT的依赖性。同时将K1和K2减到最小,以便降低功率损耗,保持K1/K2比率不变。

2 具体电路实现

图2是提出频率合成器的具体电路实现。在第1阶段内,FTC的增益K1=C1Vbint时,将输入频率(Fin)转换成比例电流。在第2阶段内,利用电流镜进行电流倍增。额外的电流支路用于补偿电路中的过程不匹配。FTC的增益K2=C2Vbint时,通过检测倍增输入电流(Ii)与反馈电流(Ifb)之间的差异,可将输出频率(Fout)转换成反馈电流。因此,此处的倍频因数为N*C1/C2。由于最终表达式中无Vbint,仅仅通过分配电源电压就能够生成Vbint。另外,由于使用了电容比,输出频率不会对温度变化过于敏感。

2.1 深沟电容

C1p和C2p分别为50 pF和60 pF时,能够确保环路稳定性。在电荷泵电流为20 μA条件下,使用相同VCO时,PLL结构至少需要一个2-nF环路滤波电容[8]。在V1b和V2b节点上添加较小电容(<10 pF),能够消除高频开关噪声。本设计使用的所有电容(包括C1和C2在内)均以深沟电容为基础,其密度大约是标准MOS电容器的80倍,所以能够大幅减少所需面积。由于密度较高,两个电容器能够彼此紧挨,获得较高的匹配度,减少寄生效应。并且,由于电解质较厚,其泄漏电流也低于MOS电容的泄漏电流。图3是深沟电容[9]的版图以及横断面视图。将多个深沟并联后,能够使每个深沟电容的寄生串联电阻值减到最小。

图3 用于减少面积的深沟电容

2.2 频率-电流转换

如图4所示,使用开关电容以及电压-电压转换器[10]进行频率-电流转换,电压-电压转换器能够产生与输入时钟频率成比例的输出电流。考虑到开关寄生电容产生的影响,在此设计中C1=8 pF,C2=1 pF。在具体设计中,两个FTC放置在一起,能够使过程不匹配减到最小。

纳入标准：①患者年龄均＞20周岁；②研究对象均符合人民卫生出版社第8版《妇产科学》妊娠期糖尿病的诊断标准，且为经过饮食管理以及运动干预后，依旧无法有效控制血糖水平的患者；③患者未发生视网膜病变；④患者未发生周围神经病变。

图4 频率-电流转换电路

2.3 高增益OTA

图5是频率合成器每个阶段使用的高增益运算跨导放大器(OTA)的原理图。在设计中,电路是在0.9 V的标称电源电压条件下运行。当PVT出现变化时,低电压内部偏置电路能够使每个晶体管处于饱和状态。输入对在接近阈值电压区域中运行,能够获得最大增益。当消耗了10 μA的静态电流时,OTA电压增益大约在45 dB之间变化。

图5 高增益OTA原理图

3 用于环路稳定性分析的模型

图6是提出频率合成器的小信号模型。此处仅仅考虑了第2阶段,原因在于第1阶段内的运行是不受输出频率变化的影响。根据等效电压表示出了小信号输入频率(fin)和输出频率(fout),将FTC替换为压控电流源。A(s)表示OTA的小信号交流(AC)增益,而Gm表示VCO电流源的跨导,此跨导与N成比例(即:Gm=gmN,gm为比例系数),从而能够使环路增益在整个频率范围内保持恒定。Fin和Fout分别为固定的输入工作频率和输出工作频率。使用数值为1/NFinC1的电阻R表示开关电容对,该数值在小信号分析中基本保持恒定。低频小信号输出频率fout的表达式如下所示:

(2)

式中:KVCO表示VCO的增益,rVCO表示VCO的等效电阻。Z1(s)表示从节点V2b的输入阻抗,Z2(s)表示从节点Vct的输入阻抗,如图6中所示。ii表示输入电流。反馈电流ifb的表达式如下所示:

图6 用于环路稳定性分析的等效小信号模型

(3)

输入电流ii的表达式如下所示:

ii=NC1Vbintfin

(4)

因此,开环增益可以通过下列等式进行计算:

(5)

假设A(s)=A/(1+s/ω3 dB),其中ω3 dB表示OTA的3-dB带宽,则闭环频率传递函数可表示为:

(6)

G0表示A(s)=A时根据式(5)获得的开环增益。ω3 dBG0表示单位增益带宽。稳态频率误差可以通过下列等式进行计算:

(7)

因此,可以根据频率精确度要求调整电路参数。环路增益为65 dB,频率变化范围为16 MHz～156 MHz时,带宽在200 kHz～500 kHz的范围内变化。

4 测量结果

4.1 测量电路设置

与文献[11]中测量方法一致,实现了芯片上周期性抖动测量电路。图7是本文提出的抖动测量电路。利用比特误码率(BER)监测器能够检测出定时误差。采用的误差检测与其他芯片上测量方案[10]十分相似。需要注意的是,对芯片外时间周期进行计算之后,能够获得更加准确的BER值,原因在于未对芯片上计数器的最大计数进行限制。通过该曲线的斜率能够获得周期性抖动(rms)(图13是实测BER图)。在环形振荡器模式下(即:EN_RO=1)进行连接并测量。

图7 芯片上周期性抖动测量电路[11]

测试芯片是采用32 nm工艺而制成,能够用于验证当PVT出现变化时本文提出的频率合成器的性能。图8是芯片照片以及核心布图,其核心面积为0.006 5 mm2,图9为系统测试环境。

图8 32 nm测试芯片显微图以及核心版图

图10为当输出频率为156 MHz时的相位噪声。当频率为48 MHz和76 MHz时,频率合成器核心区域消耗的功率分别为108 μW和206 μW。

图9 提出合成器测试环境

图10 输出频率为156 MHz时的相位噪声

4.2 实测PVT依赖性结果

图11是实测输出频率以及相应的系统相位差。每个频率点需要一次过程微调,以便使系统相位差减到最小。精确控制电流倍增因数(N)能够使4 MHz输入时钟的频率分辨率为Fin/5,即:0.8 MHz。

图11 过程微调的结果

图12和图13分别是实测频率合成器在闭环振荡器模式下,与自激开环VCO相比,对电压以及温度的依赖性结果。当100 mV电源电压出现变化时,自激开环VCO的频率变化为±13%,而闭环的频率变化仅为±0.22%。由于温度扫描的范围为-40 ℃～90 ℃,闭环的频率扩展为±0.14%即:21×10-6/℃,而自激开环VCO的频率扩展为±7%即:1 076×10-6/℃。在整个频率范围内,当频率为150 MHz时最大扩展为70×10-6/℃。

图12 实测电压依赖性

图13 实测温度依赖性

4.3 实测BER结果

图14是当频率为76 MHz时,从芯片上抖动测量电路获得的BER结果以及斜率。在环形振荡器模式下连接延迟能够测量出VDD_SEP和VDD_CTR条件下的首个可编程延迟。最后,能够计算出不同延迟条件下的BER。根据实测数据上的高斯曲线拟合可知,周期性抖动(rms)为115 ps,即时间周期的0.88%。

图14 根据芯片上抖动测量快获得的BER以及周期性抖动

4.4 性能对比

表1是文中实现振荡器的性能与其他时钟产生器的性能进行的比较。当频率为48 MHz时,品质因数(FoM)[6]为2.4 μW/MHz,明显优于其他宽输出范围片上时钟产生器的FoM。本文分别对4个样品进行了测试,以验证芯片变化时的稳定性。

表1 性能比较

5 结论

本文介绍了一种基于频率-电流转换的低功耗分数-N频率合成器,其输出频率范围为16 MHz～156 MHz。采用深沟电容制成了32 nm的测试芯片,电路核心区域面积为0.006 5 mm2。测量结果表明:当频率为48 MHz并且FoM为2.4 μW/MHz时,频率扩展为21 ppm/℃。根据对芯片上高分辨率抖动测量电路进行的测量可知,当输出频率为76 MHz时,周期性抖动为115 ps(rms)。在0.9 V电源电压条件下,功率仅损耗为108 μW。

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LowPower32nmCMOSFraction-NFrequencySynthesizer*

LIChunyan1*,LIGen1,LISuping2

(1.Department of Computer and Information Engineering,Inner Mongolia Vocational College of Chemical Engineering,Hohhot 010070,China;2.Information Technology and Management Engineering Department,Inner Mongolia Technical College of Mechanics and Electrics,Hohhot 010070,China)

In order to reduce the energy consumption of frequency synthesizer,a novel low power fractional-N frequency synthesizer is proposed. The synthesizer eliminates the influence of the power supply voltage,processes deviation and temperature change(PVT)on the capacitance,that a moderate precision clock pulse oscillation can be produced and a low chip area can be gotten. By adopting the frequency current conversion circuit,the output frequency of the circuit is proportional to the capacitance ratio. The proposed circuit is realized by using CMOS 32 nm technology. Test results show that,compared to other similar synthesizer,the power consumption and area of the synthesizer are lower,the total area is only 0.006 5 mm2,under 0.9 V supply voltage conditions,the power loss of 108 μW only. When using the 4 MHz reference clock,the output frequency range is 18 MHz～156 MHz,the frequency resolution is 0.8 MHz.

frequency synthesizer;frequency current conversion circuit;trench capacitor;on-chip jitter measurement

10.3969/j.issn.1005-9490.2017.06.009

项目来源:内蒙古自治区自然科学基金项目(2015BS0602)

2016-11-02修改日期2016-12-08

TN773

1005-9490(2017)06-1372-06