张唯，杨维明，沈怡彦，赵楠博，彭菊红，周民

(湖北大学计算机与信息工程学院，武汉430062)

基于FPGA的LFM信号匹配滤波的时域实现*

张唯，杨维明*，沈怡彦，赵楠博，彭菊红，周民

(湖北大学计算机与信息工程学院，武汉430062)

为解决频域法实现信号匹配滤波时硬件开销较大的问题，采用时域法实现线性调频(LFM)信号的匹配滤波。设计了一款针对LFM信号的8阶分布式结构的时域匹配滤波器;利用FPGA的ROM宏模块构建查找表，实现分布式滤波算法;基于FPGA器件完成了滤波器的设计与集成。仿真结果显示，滤波器占用170个逻辑单元、109个寄存器、3 kbyte存储器，逻辑资源开销较小。与传统FIR结构的乘累加算法相比，分布式滤波算法运算速度更快。

匹配滤波器;时域实现;FPGA;线性调频信号;分布式算法

在线性调频(LFM)脉冲压缩雷达系统中，发射端采用线性调频脉冲时，其回波信号一般要经过匹配滤波完成脉冲压缩后，再进行后续的信号处理［1］。匹配滤波处理分为时域卷积法和频域FFT法两种方式。频域法实现时速度较快，但频域法要多次用到快速傅里叶变换(FFT)和逆快速傅里叶变换(IFFT)，硬件实现开销较大;采用时域法实现时电路结构简单，为了提高系统的运算速度，本文采用分布式结构的滤波器完成线性调频信号的匹配滤波，分布式滤波算法(DA)在实现乘累加运算时，将每一组输入数据的各对应位与系数相乘形成部分积进行预先相加，再对各部分积进行累加，形成最终结果，而传统FIR结构的乘法累加运算是等到全部的乘积产生之后，最后再相加来完成乘加运算功能。与传统的乘累加算法相比，分布式滤波算法能减小FPGA逻辑资源和存储资源开销，提高系统的可靠性和运算速度。

1 分布式滤波器设计原理

分布式滤波算法(DFA)在实现乘累加运算时，将每一组输入数据的各对应位与系数相乘形成部分积进行预先相加，再对各部分积进行累加，形成最终结果;而传统FIR结构的乘法累加运算是等到全部的乘积产生之后，最后再相加来完成乘加运算功能。与传统的乘累加算法相比，分布式算法能大大减少FPGA存储器资源的消耗，提高系统的运算速度［2］。分布式滤波算法推导过程如下:设Ak是滤波器系数，Xk(n)是输入变量，可以看作第n次采样的第k个输入数据，y(n)为对应的系统响应:式中，B为数据位宽，xkb为输入变量的二进制的k位，于是:

图1所示是分布式滤波器的硬件实现框图，图中，N表示滤波器阶数。

图1 分布式滤波器结构框图

利用查找表(LUT)实现映射关系，各个映射结果都由相对应的二次幂加权累加而成，此时利用移位加法器就能够实现累加了［3］。在FPGA中乘法器会占用大量的逻辑资源，DFA只使用加法器没有用到乘法器，它采用ROM存储器实现乘法运算，消耗的硬件资源较少，且容易实现流水线处理，提高电路的执行速度［4］。

由于查找表的乘积部分需要大容量的存储器，这就要求占用较多的资源，增加了功耗，降低了运算速度，此时，为了减小设计规模，可以将一个大的查找表分为几个小的来实现。八位地址x(i)=xb［7］xb［6］xb［5］xb［4］xb［3］xb［2］xb［1］xb［0］相对应查找表如表1所示。

表1 分布式滤波器地址映射关系表

2 线性调频(LFM)信号匹配滤波器设计与实现

2.1 线性调频(LFM)信号匹配滤波

线性调频信号的信号频率对于时间的导数应为常数［5］，即:

式中，f(t)是瞬时频率，μ是调频斜率，得到的相应瞬时相位函数为:时间宽度为T的LFM信号表达式:时间宽度T的复数信号:

设线性调频信号脉冲宽度为10μs、频带宽度为30 MHz，在线性调频信号中加入高斯白噪声，设信噪比SNR为10 dB。MATLAB仿真波形如图2所示。

本文的匹配滤波器由MATLAB中的fdatool进行设计，以给出的线性调频信号实部为例，设计出8阶滤波器系数如下:

图2 线性调频信号仿真波形

由于得到的系数均为介于［-l，1〕区间的浮点数，而FPGA上只能进行定点数乘法，故将生成的FIR系数量化为整数［6］，从而得到本系统设计的8阶滤波器系数分别为:h(0)=9，h(1)=49，h(2)=168，h(3)= 286，h(4)=286，h(5)=168，h(6)=49，h(7)=9。

2.2 分布式匹配滤波器实现

8阶FIR滤波器主要由移位寄存器、查找表以及累加器组成，查找表中有256个存储单元，随着滤波器阶数的增加，查找表规模按指数递增，因此在实现阶数较高的滤波器时可采用分割查找表的方式来节省存储资源［6-7］。在完成8阶FIR滤波器如果采用的是有符号数据的运算时;在完成数据的计算(如输入、串/并转换、查找表和加权累加)时，需要考虑到累加最高位运算符号;在用FPGA设计时，查找表模块的实现较为关键［7-8］。8个查找表单元分别由8个ROM实现，ROM存放的是信号00000000～11111111与滤波器系数(9，49，168，286，286，168， 49，9)卷积的结果，输出Y(补码形式)即为滤波器的输出结果。在QUARTUS仿真平台上设计的主要模块符号图如图3所示。

2.3 QuartusⅡ仿真结果

上述FIR滤波器逻辑电路采用ALTERA公司FPGA器件EP4CE6E22A7进行设计集成，通过在QuartusⅡ平台加载modelsim-Altera 14.0进行仿真，仿真输入数据为图2的LFM信号，仿真输出结果如图4所示，由图可知，输出结果滤除了高斯噪声，与输入的LFM信号波形相匹配;仿真结果显示，该滤波器占用170个逻辑单元、109个寄存器、3 kbyte存储器。

图3 QUARTUS平台设计的主要模块符号图

3 结束语

结合verilog语言和QuartusⅡ平台，采用FPGA成功实现了针对LFM信号的分布式结构的时域匹配滤波器。分布式结构的乘累加算法与传统FIR结构的乘累加算法相比较，大大降低了运算量，提高了执行效率;与频域实现的匹配滤波器相比，时域匹配滤波器硬件开销大幅减少，成本明显降低。若对匹配滤波后的信号采取加窗处理，系统的性价比还可进一步提升。

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张唯(1991-)，女，汉族，湖北武汉人，湖北大学电子与通信工程专业硕士研究生，主要研究方向为数字信号处理，wh_zhangwei@163.com;

杨维明(1969-)，男，汉族，湖北赤壁人，博士，教授，湖北大学计算机与信息工程学院硕士生导师，主要研究方向为电路与系统，20040416@hubu.edu.cn。

Implementation in Time Domain on LFM Signal M atched Filter based on FPGA*

ZHANGWei，YANGWeiming*，SHEN Yiyan，ZHAO Nanbo，PENG Juhong，ZHOU Min

(Faculty of Computer and Information Engineering，Hubei University，Wuhan 430062，China)

To solve the problem that the signalmatching filter hardware overhead is largewhen realized in frequency domain，the time domain method was used to realize thematching filter of linear frequencymodulated(LFM)signal in this paper.A 8th-order distributed filter is designed for the given LFM signal.The lookup table(LUT)was built to realize the distributed filter algorithm by using ROM macro-module of FPGA.The logic circuit of the filter was designed and integrated in FPGA device.The simulated results indicate that the filter consumes 170 logic cells，109 registers and 3 kbyte memory.The logic expense is small.Moreoever，the operation speed of the distributed multiply-accumulate algorithm is faster than the traditional one.

matched filter;implement in time domain;FPGA;linear frequency modulation signal;distributed algorithm

C:1270

10.3969/j.issn.1005－9490.2017.01.013

TN713

:A

:1005－9490(2017)01－0066－05

项目来源:湖北大学国家级大学生创新实验训练项目(201310512029)

2016-02-05修改日期:2016-03-19