蔡霞+吴喆焱

摘要：本文设计的数字鉴频鉴相器电路，解决了死区问题，增强了相位误差的检测能力，仿真结果显示输出各相位信号之间相位差恒定、输出信号抖动小、功耗低。

关键词：鉴频鉴相器；D触发器；锁相环；死区

引言

锁相技术自发展以来，得到了广泛的应用。鉴频鉴相器在锁相技术中起着非常关键的作用。现在的锁相技术要求鉴频鉴相器的低抖动、高速。本文设计的数字鉴频鉴相器电路，能解决死区问题，增强相位误差的检测能力。

1PFD具体电路设计

1.1数字鉴频鉴相器的电路结构

本文设计采用数字PFD电路，其设计电路如图1所示。

两D触发器如图2所示，采用下降沿触发，输入的D端接高电位VDD，时钟信号分别接参考信号VREF和反馈信号VFBK；D触发器一路经过与非门和两个反相器反馈回D触发器的RESET端；另一路接反相器或传输门输出，形成同步的两对互补控制信号DOWNB、DOWN和UP、UPB来控制与之相连的电荷泵单元。

1.2数字鉴频鉴相器的死区解决方案

PFD电路的一个重要的非理想状态是因数字门电路存在固有延迟而产生的死区问题。

该设计是可以消除死区的，通过在反馈回D触发器RESET端信号通路上增加DELAY单元，来使输入信号间为零相差的时候，输出信号仍有足够宽充电脉冲达到高电平，开启与之相连的电荷泵开关，如果电荷泵的上拉和下拉电流匹配，那么同时导通的上下电流就没有净电流流入LPF，从而保持压控振荡器的控制电压稳定，锁定输出频率；而两输入信号存在相差时，UP等信号脉冲会因为DELAY而变得更宽，控制电荷泵上拉和下拉电流开关，使电流泵入或泵出低通滤波器LPF，压控振荡器的控制电压VC也随之改变，从而起到跟踪输入信号的作用。……