胥川桂

摘要：规划了一类分层式二维阵列全搜索运动估计硬件电路，与过去的阵列全搜索运动估计硬件电路相比较，其在存储器的规划和处理单元（PE）并行结构的规划环节做出了一定调整，对电路采取这样的设计方式，能够大幅度节省设备资源与编程时间。参照各版块时间与程序之间的关系布置流水线结构，应用一列像素对其进行规划，达到对运动估计实时编程的目标。

关键词：分层式；二维阵列；硬件电路

中图分类号：TN919.81 文献标识码：A 文章编号：1007-9416（2017）04-0165-01

二维阵列为视频编程中的重要组成成分之一，其构造是复杂化的。在运动估计体系中，运动搜索算法的一种类型为全搜索算法（FSM），作为简易性搜索算法，其最大的功能为能够搜索被搜索范畴内的所有版块，探寻出最优匹配版块[1]。因为视频信号在处理过程中对时效性方面提出较高标准，以及FSM耗时较长，所以本文应用分层式方法，规划出一类分层式二维阵列全搜索运动估计硬件电路。

1 原理

运动估计分层式二维阵列全搜索形式构建目标的实现，可以借助以下两种方式：一是全部PE阵列同步进行配对，测算出被搜索范畴里群全部版块，这一方法具有快捷性特征；二是对相近的PE进行配对，处于不同行列的版块，其均存在一定的拓展性，这一搜索形式的优势在于易操作，缺陷为使用的延时器数目较多，资源耗损量大。

2 电路设计

2.1 存储器阵列规划

对Ram0进行研究，其是16 x 16 x 8bit存储器，功能为藏储目前版块的数据信息。应用16个16x8bit的QuartusⅡ的宏观能模块RAM，对其施以并联举措，从而构建出16个RAM并列应用的读/写地址线，若将读/写地址线变动区间设置为0000～1111，其就可以将Ram00～15列数据统统读/写出来。当RamO的输入/输出端宽度均被设置为16x8 bit时，一个运行周期内一列的16个像素数据可以整体性被输入或输出，由此可以推算的是这一16x16的宏块数据的输入或输出17个周期就可以完成。对存储器采用这样的规划形式，其和单一化像索的输入/输出形式相比较，大幅度的压缩了周期，数据信息读入/读出上体现出快捷性，彰显出时效性的应用优势[2]。

2.2 二维处理单元（PE）规划

PE作为全搜索运动估计硬件电路核心成分，其计算量是庞大化的，应用硬件资源量也处于较高层次上，本文规划中应用了64个PE对数据信息进行处理。PE的内部构造，版块数据（C）与参考版块数据（R）施以绝对值差值计算方式是基础，继而把获得的差值和上一阶段所得的测算值SAD叠加在一起（ALU），最后把叠加的最后成果搁置在寄存器（REG）内，计数器将功能施加到叠加器上，管控着叠加程序运行的数目，当叠加次数为16时，导出最终配对版块的最终残差值（SAD）。

2.3 控制器规划

可以将控制器运行进程细化为两个结构：一是管控RamO的读写功能；二是管控PE是否启动。控制器的运行程序可以做出如下的概述：即当复位结束起，写信号在时钟触发下端形成，Ram0以及Raml的数据信息被记录；推延一个周期形成读信号，对RamO、Ram1读数据；顺延一个周期，形成enable0使能信号，其将自体实效性施加到第1列PR上，使其运转，以此类推，直至enable7均是在前期的一步延缓2周期后形成的。

3 解析验证结果

本文设定的时钟周期为10ns，输入数据宽度值为8 bit，16x 16目前版块均为2，32x 32搜索范畴内1～16行均为3，但是PE3测算范畴内只有一个数值3，其他均是2。对其编制仿真图，显示最小残差值（SAD）的输出应用时钟周期数目为35，PE阵列的输出应用的时钟周期数目为30。对仿真结果进行观察，PE3计算的区域，1是残差最小值SAD，与规划数据的理论测算结果相吻合，由此可见全搜索运动估计硬件电路规划的精确性。

本硬件模块在规划过程中应用了Verilog HDL硬件概述语言，數据信息的整体分析与仿真图的规划应用了QuarTus II 8.1软件，在多样化条件的协助下分层式二维阵列全搜索运动估计硬件电路得以建立健全设计。实践结果已经充分证实，当工作频率为100 M H（即时钟周期为10 ns）时，与传统手段相比较，其大幅度的压缩了运行的时钟周期，完全与30 f/s状况相匹配。

4 结语

本文在对全搜索运动估计硬件电路设计采用的是分层式搜索形式，在与传统全搜索方式相比较，其在精确性上不占有优势，若想进一步提升精确性，可以将分层式搜索过程中获得的最佳版块设置为核心部分，继而对与其相邻的、没有搜索到的几个像素点进行全方位搜索。这一方法的应用，不仅仅可以获得到精确度系数高的版块，也降低了工作强度，优化了搜索效率。

参考文献

[1]唐坤，陈颖琪，陈立，高志勇.3DRS运动估计算法的FPGA实现[J].电视技术，2015（03）：119-122.

[2]刘杰，王旭柱.基于H.264的一种视频编码算法的研究与FPGA实现[J].中国新技术新产品，2014（07）：25-26.