于天泽，于佳亮

（1 通号通信信息集团有限公司，北京 100036，2 中国科学院国家授时中心，西安 710600）

关于同步网性能在线监测技术规范性及有效性的研究

于天泽1，于佳亮2

（1 通号通信信息集团有限公司，北京 100036，2 中国科学院国家授时中心，西安 710600）

针对目前通信业内主流数字同步设备（SYNLOCK-V3）的实际运用情况，根据大量性能测试及调查研究结果，分析了其频偏检测机制、FREQ告警门限值、MTIE、TDEV模板设定、频率牵引范围等多个技术设计问题，或与业内通行标准值具有较大的差距。指出该类问题有关的不利影响，在此基础上提出了改进建议。

时钟同步；BITS；频偏

时钟同步网是现代通信三大支撑系统之一，目前通信业内（包括铁路、电力等专用通信）普遍采用华为公司的SYNLOCK-V3等设备构成同步网的通信楼时钟综合分配系统（以下简称为BITS）。作为通信支撑网的关键节点设备，BITS的设备质量和技术性能对于整个通信网的运用质量起到极为重要的作用。该设备通过多年不断改进升级，已经奠定了在通信业的地位。特别是采用了多重冗余等技术，在实际运用中稳定度较高，得到用户的认可。但是，由于同步技术要求高，指标测试难度大及高精度测试手段匮乏等客观原因，致使现阶段同步网运行维护和管理相对薄弱，BITS本身也存在一定不足，尤其是使用单位对于设备性能缺少深入了解，或者在运用方面有不正确、不适当之处。有的单位对于长期存在的问题不能及时发现和解决，甚至使维护人员普遍产生错觉：BITS很稳定、无问题。这种现状需要引起主管部门的必要重视，需要加强维护管理，改进同步网技术性能，提高运用质量；更需要厂家尽快改进完善BITS设备。为了更好地推进此项工作，列举部分BITS设备设计或配置方面的问题，供有关方面参考。

SYNLOCK-V3设备具有较强的同步性能检测功能，可以对于设备自身和网络中设定点的频率、时间信号性能进行自动监测，并以此监测结果作为时钟信号选源及参与控制、电路板主备用选择的依据，在超过设定门限时能发出告警信号。由此可见，性能监测是BITS最重要的网管基本功能之一。但是，对于关键的频率准确度指标，以及最大时间间隔误差MTIE、时间偏差TDEV等，BITS厂家的设置规范书要求和设备出厂参数配置与我国通信行业标准及国际标准（ITU-T）尚有较大差距，难以满足通信同步网的系统性能要求。

1　BITS频率偏差告警门限

1.1原设计的频率准确度门限值偏低

ITU-T/G.811规范将PRC、LPR的输出频率准确度界定为土1×10-11，我国通信行业标准《一级基准时钟设备技术要求及测试方法》（YD/T1479-2006）6.1节规定：在各种应用运行条件下，对于大于7天的连续观察时间，一级时钟频率准确度应优于±3×10-12。通信行业标准《数字同步网工程设计规范》（YD/T5089-2005）和《数字同步网工程验收规范》均规定：一级时钟频率准确度小于等于±1×10-11（一天平均）。

即使是二级时钟和三级时钟，由于正常工作时是跟踪锁定在上游定时信号（LPR或PRC），频偏值也应满足或接近上述要求。

而BITS-V3将线路输入时钟信号频率准确度的告警门限值定义为2×10E-8，实际可以理解为2×10-7（理由在下一节分析）；BITS-V3将铷钟板（与卫星接收合用）的时钟信号频率准确度的门限值定义为5×10E-8（厂家认为是5×10-8）。该设定频偏门限值，线路时钟频偏（CSCLK多数表决门限）为2E-8。厂家的设置技术规范明确：“如果该设备配置SRCU，可选20 000（×1E-12），即2E-8。如果该设备只配置SOCU，可选6 000 000（×1E-12），即6E-6”。

显然，这些设置与业内通行标准值具有较大的差距。设备如此设计和运用，必然会导致：当同步性能劣化时，不能及时有效告警，并将严重影响整个同步网络的同步性能，可能导致BITS的主要线路板和时钟板跟踪锁定性能超标的时钟信号源，可能导致其定时输出频率精度指标劣化。

1.2FREQ测试曲线模板的门限值

BITS-V3的频率准确度是通过相对频率偏差检测模板来表示测试结果。其FREQ测试模板设定为10 s观察窗口处的FREQ门限值55 000，表示10 s内的频率准确度门限值为5.5×10E-8、100 s处门限值为1×10E-8、86 400 s处的门限值为45×10E-12，表示1天内的频率准确度门限值为4.5×10E-11，如图1所示。 厂家如此设计可能是鉴于时钟单元刚开始跟踪频率源的时候，频偏会比较大，故刚开始会设置1个较大的值；随着跟踪时间的延长，频偏会越来越小，门限值也相应减小。该设计有其合理性的一面，但是按照有关标准规定，一级时钟的频率准确度在各种应用运行条件下，不得低于3×10-12。 据此，该值设计得有些过于宽泛，不利于保证同步设备的性能。

图1　BITS-V3-FREQ性能曲线截图

1.3改进建议

受既有设备频偏检测机制的限制，对于在网运用的BITS，补救措施是修改FREQ门限值最低为5E-10：数据配置-》双击SRCU，选择自定义即可修改，如图2所示。参考外部输入信号质量来确定，一般10 s门限值不超过10E-10，现设备可以设置的最小值为5E-10。

图2　在V3网管上获得的FREQ监测设定值截图

建议厂家改进设计，达到有关业内标准要求。

图3　GPS频偏设置门限为2 130 706 432 ns

2　卫星接收信号测试门限过于宽泛

BITS-V3卫星源的模板检测门限值很大，达10位数（2 130 706 432 ns），如图3所示。即在1 s的观察窗口处容忍2.13 s的时间间隔偏差，实际上等于卫星源没有FREQ性能检测模板。

根据实际运用情况分析，卫星接收板受卫星信号接收条件的限制，如可见星数、信噪比、接收掩角、天馈系统以及自身板件的影响，工作相对不够稳定。因此，更有必要强化其监测功能，然而目前的实际情况是不仅监测手段相对薄弱，而且可以设置的功能也不足。

改进建议：研究建立适应的测试模板。

3　频偏检测机制

3.1时钟频偏检测机制

时钟频偏检测是被测时钟频率与本机参考时钟参考源频率相对比较的过程，两者任何一方面劣化都会导致输出频偏值。由于BITS-V3采用自身的某一参考源作为性能测试基准，其获得的检测结果只能具有参考作用。

目前BITS可选参考源有3类：系统输入信号、时钟本振信号（CSCLKOSC1、CSCLKOSC2）和时钟输出信号（CSCLKOUT）。厂家设置技术规范建议：“一般选CSCLKOUT”。即默认BITS的时钟输出信号为监测基准，并以此与被测信号作相对比较检测。

依据目前BITS的性能监测机制，实际是采用了一个不可充分信任的频率参考源作为监测基准，检测可信度难以保证，再结合前面提到的问题，可以认为BITS虽然能检测到被测信号与参考信号两者频偏量化的结果，但不能明确判断出是被测定时劣化，还是参考时钟的劣化。例如当检测到某线路时钟频偏超限时，既有可能是正确反映了实际状况，也有可能是其内部参考源性能不良，这种检测结果之不确定性和不准确性是必然的。又如当V3检测FREQ曲线是一条直线（无频偏）时（如图4所示），实际用高精度仪表检测却可能严重超标。对于这一点维护人员务必要清楚，避免受此误导，过分乐观地评价同步性能质量。

图4　FREQ监测为无频偏，用仪表监测有较大频偏

改进建议：维护单位有条件的地方，应增设可信任的频率检测基准源。在不具备该条件时，BITS的检测结果只具有辅助参考作用。

3.2频率准确度指标的数值单位

BITS 设备（V3）网管性能设置和测试界面上（结合图1～图4），将频率准确度指标的数值单位表示为10E-12，即在门限值和测试值的单位栏均如此标示，并在其有关操作手册上明确该表示为10-12；而按照幂函数表示惯例，依据科学计数的表示方式，通常认为该标示应该是10-11，两者相差10倍，容易误解。

改进建议：使用单位务必了解该点影响，厂家应规范相关频率准确度的表示方式。

4　MTIE、TDEV模板参数设计及设置

现有BITS-V3 的MTIE、TDEV模板是按照ITU-G.812 规范设计的，既不适用于一级时钟节点，也不完全适用于二级和三级时钟节点，如此设计会对于网络运行产生不利影响。

4.1不适用于一级时钟节点

由于BITS设计为可以用于同步网的各级节点处，如果在PRC和LPR处使用，MTIE、TDEV应采用G.811规范，但是目前的BITS由于不具备相应的测试模板，实际运用中采用G.812模板显然不正确（降低了检测标准），如图5所示。

4.2也不完全适用于二级和三级时钟节点

由于在网实际正常运用的BITS，无论是二级时钟还是三级时钟，均应跟踪锁定其上游的一级时钟。如果采用G.812性能检测模板，实际上也是降低了性能质量标准。此时，正确的测试规范应选择是G.823相应模板（SSU）等。

在各级时钟以及不同时钟工作状态下，ITU-T和我国通信行业有不同的规范，现在BITS在性能检测设计方面存在较大的欠缺，用户在使用中几乎不能做相应的选择。

由此导致的问题是：虽然BITS性能检测不超限，不告警，但是BITS或其输入、输出信号实际性能已经超标，运用质量不能保证达到要求。

4.3厂家采用的漂动容限不同于标准中的网络容许的漂动产生限值

ITU-T和我国通信行业标准均对于MTIE、TDEV有明确的规范模板，与V3采用的模板有较大差距。将BITS 的MTIE设计参数与相关标准对比，如表1所示，即可明显看出其差别。

4.4改进建议

（1） 增加设置G.811MTIE和TDEV测试模板。

（2） 采用适合要求的G.812MTIE和TDEV测试模板。

（3） 增加G.823相关测试模板。

5　时钟选源机制及多数表决

5.1时钟选源机制及多数表决

V3设计了多种时钟选源条件及判定原则，包括多数表决、智能、人工、SSM、优先级、性能监测值等。其中在设置规范书中明确：“多数表决”为必选项。如此设计的合理性值得商榷。例如在现网运用中，多数二级和三级时钟应用场合一般只有两路时钟源，显然不适合“多数表决”。建议：多数表决可用于3路信号源以上情况，不是必选项；一般建议用智能方式，该模式下，会根据优先级选源；设置智能选源后，只需考虑SSM是否参与选源和人工优先级。

5.2参与选源控制的条件设置

厂家设置规范书明确：性能监测结果（FREQ、MTIE、TDEV等）不参与控制；笔者认为如此处理不够合理。建议修改如下。

对于铷钟板，性能结果可参与选源控制。

对于晶体钟板，因本身精度有限，不建议性能监测结果参与选源。

如果设置了可信任的测试参考源，性能检测结果均应参与选源控制。

图5　BITS的MTIE模板

一般推荐参考源的优先次序是GPS接收机，GPS/ GLONASS接收机，传输信号。一般主用参考源优先级最高。

6　时钟牵引范围

BITS时钟牵引入/牵引出范围是表明跟踪外参考时钟的重要指标，在该设备技术规范明确（网管上也可以看到）：ST1（对应二级时钟1.6×10E-8），ST2对应三级时钟4.6×10E-6，该项指标是出厂时默认的，维护中不能人工设置。

厂家目前的标准设计是根据时钟板采用的振荡源类型设定相应的牵引范围。例如对于铷钟板，采用行业标准规定的二级时钟规范，即将频率牵引范围设定为1.6×10E-8；同理，如果采用高稳晶振，则该时钟板的频率牵引范围设定为4.6×10E-6。因此，当BITS是用于一级时钟的位置，牵引入/牵引出范围最多也只能采用二级时钟的规范指标，相当于降低了技术要求。

类似设备的先天功能，会导致在外部主用时钟源信号性能劣化超标时，时钟板可能仍然跟踪锁定在该信号上。尽管BITS具有性能自动检测的能力， 但是由于实际检测有效性等原因，以及厂家相关设置规范要求（性能检测结果不参与选源控制），该设备的实际运用质量在类似情况是难以保证规定的技术指标的。改进建议：改进产品设计。

7　系统时间与当前时间

7.1系统时间和当前时间

BITS目前在网管上可以查询到两个时间参数：系统时间和当前时间。由于这两个时间不能自动同步，经常导致严重的错误。例如在多处检查测试中发现两者相差数年的问题，并没有得到维护人员的注意，该问题的直接影响是BITS告警和性能事件的记录时间与实际时间严重偏离，不利于真实分析网络的运用情况，甚至会导致严重的误判和错觉。例如在网管上查询某BITS 近一年的历史告警，查询结果显示是无；而实际该段时间内有数千个告警事件，不能正确查询的原因是：系统时间与当前时间相差5年多。

表1　BITS 的MTIE设计参数与相关标准对比

7.2时间偏差的范围

按照目前BITS的设计，时间偏差最大1 000 s，最小10 ms。表示时间源和本地服务器之间的时间偏差，如果在设置范围内，才会跟踪时间源并调整。换言之，超出此范围时，BITS的本地时间不能自动同步于时间源。这一点务必引起维护人员的重视。例如2014年1月20日某BITS系统时间与实际时间相差2年3个月。

建议：修改BITS时间同步设计方案，自动实现有关授时。

8　结论

本文针对目前通信业内主流数字同步设备（SYNLOCKV3）的实际运用情况，根据大量性能测试及调查研究结果，分析了其频偏检测机制、FREQ告警门限值、MTIE、TDEV模板设定、频率牵引范围等多个技术设计问题，或与业内通行标准值具有较大的差距。指出该类问题有关的不利影响：必然会导致当同步性能劣化时，不能及时有效告警，严重影响整个同步网络运用的同步性能质量，并使维护人员误认为性能达标而不能及时发现和处理问题。在此基础上提出了改进建议。

［1］ITU-T G.811. 基准时钟的定时特性［S］. 1996.

［2］ITU-T G.812.适用于同步网节点时钟的从时钟定时要求［S］. 1996.

［3］YD/T1479.一级基准时钟设备技术要求及测试方法［S］. 2006.

［4］YD/T5089.数字同步网工程设计规范［S］. 2005.

Research on the standardization and validity of on-line monitoring technology of synchronous network

YU Tian-ze1， YU Jia-liang2
（1 CRSC Communication & Information Corporation， Beijing 100036， China； 2 National Time Service Centre， Chinese Academy of Sciences， Xi'an 710600， China）

The actual use for the current situation of the industry mainstream digital synchronous communication device （SYNLOCK-V3）， according to the a large number of performance tests and the results of investigation， analyzed the frequency offset detection mechanism， FREQ alarm threshold， MTIE， TDEV template set， frequency pulling range and other technical design issues， or with prevailing industry standard values have a larger gap. He pointed out that the adverse effects related to this kind of problem and recommendations for improvements.

clock synchronization； BITS； offset

TN915

A

1008-5599（2016）10-0048-06

2016-07-11