吴立斌

（中国人民解放军装甲兵工程学院，北京 100072）

集成电路可测试性设计与验证

吴立斌

（中国人民解放军装甲兵工程学院，北京 100072）

文章介绍了集成电路系统芯片（SoC）以及IP核相关理论知识，对DFT集成电路可测试性设计进行了概述，给出了几种常用IC产品的测试方法，并对以后DFT可测试性设计的发展进行了论述；提出了一种基于图像处理的多级滤波芯片DFT测试进行分析，给出了DFT Compiler软件实验验证报告，有效地提高了测试覆盖率。

集成电路；DFT；边界扫描测试；设计验证

随着集成电路集成度越来越高，智能化程度也越来越高，集成系统逐渐由板上系统过渡到片上系统，即系统芯片（SoC）。SoC能够集成模拟电路、逻辑电路、存储器、模数混合电路等，系统体积越来越小，延迟性得到改善，大大减少了生产成本，提高了系统的稳定性。近些年集成电路系统多采用嵌入式核设计，也称为IP核，IP核设计理念是基于库资源的IP复用，成为IC电路系统设计的主流，但是由于系统设计的复杂性，也给集成电路的可测试性提出了更高的要求。基于此，本文对于IP电路的一种可测试性设计进行研究并对三态门电路进行可测试性设计验证。定位出产品的设计缺陷，提高检测率，节省高精度产品设计的生产成本。

1　系统芯片可测试性设计概念

1.1基本概念

Design For Test（DFT）在世界各国集成电路设计及产品生产过程中是必不可少的环节。根据可测试性大纲，DFT定义为对产品状态进行确认，状态包括可完好性、损坏性、缺陷性。……