王春蕾

摘要：该文从降低资源消耗的目标出发，提出了AES-128算法的集成电路设计方法。使用Verilog HDL语言进行RTL级建模，采用ModelSim工具进行功能仿真，完成了FPGA验证，综合结果表明本设计实现了降低硬件资源消耗的目标。

关键词：AES-128；加密；解密

中图分类号：TP301.6 文献标识码：A 文章编号：1009-3044（2015）18-0038-02

1.概述

随着计算机网络的发展，信息的安全性和保密性尤为重要。加密技术是对通信系统或者存储系统中的数据信息进行保护的一种重要方式。高级加密标准AES（Advanced Encryption Standard）密码算法，是一种高效、安全的对称加密算法，目前已经成为加密各种形式电子数据的标准，被广泛应用于通信、网络、金融等领域。本文从降低资源消耗的目标出发，提出了AES-128算法的集成电路设计方法。

2.AES-128算法原理

2.1AES-128算法简介

AES密码算法是一种迭代分组算法，采用128bits的数据分组长度，三种可选密钥长度128bits，192bits和256bits。本文采用128bits密钥长度的AES算法，加密过程需要经过10轮迭代，每一轮操作包括字节替换（SubBytes）、行移位（shiftRows）、列混合（MixColumns）和子密钥加（AddRoundKey）四种变换。解密过程是加密过程的逆过程。其中，在加密和解密过程中所需要的每轮子密钥由种子密钥经过一个密钥扩展算法产生。

2.2ALES-128算法工作模式

算法工作模式是指以128位的明文分组长度为基础，构造一个对待加密数据进行分组、加解密的密码系统。论文实现了AES-128算法的ECB非反馈模式和CBC反馈模式，符合低功耗、低成本的设计目标。

2.2.1电子密码本ECB（Electronic Code Book）模式

加解密过程是首先将明文或密文分成128位长度的数据分组，如果最后一个分组不足128位，则进行填充，然后对每一个分组进行加解密。……