基于流水化和滑动窗口结构的低功耗指令Cache设计*

李伟,肖建青

(西安微电子技术研究所，陕西 西安 710065)

摘要：嵌入式处理器中Cache的应用极大地提高了处理器的性能，同时Cache，尤其是指令Cache功耗占据了处理器很大一部分功耗，关闭不必要的tag SRAM和data SRAM的访问，可以极大地降低功耗。提出了一种流水化的指令Cache访问机制，关闭不必要的data SRAM的访问；并且通过记录指令Cache行的信息和预测下一行的Cache形成一个Cache行滑动窗口，关闭不必要的tag SRAM访问。所提出的方法没有性能损失，在SMIC 90 nm工艺下进行功耗分析，其指令访问的功耗降低50%。

关键词：指令Cache；低功耗 ；流水化；滑动窗口；CPU

中图分类号：TP303 文献标志码：A

doi:10.3969/j.issn.1007-130X.2015.06.001

收稿日期：*2014-05-02;修回日期：2014-09-01

基金项目：国家863计划资助项目(2011AA120201)

作者简介:

通信地址：710065 陝西省西安市太白南路198号研究生部

Address:Graduate Department，198 Taibai Rd South,Xi’an 710065,Shaanxi,P.R.China

Low power instruction cache design based on pipeline and sliding window structure

LI Wei，XIAO Jian-qing

(Xi’an Microelectronic Technology Institute，Xi’an 710065,China)

Abstract:While the application of cache significantly improves the performance of the embedded processors, the cache, especially the I-cache, also consumes a large proportion of power. Reducing unnecessary accesses to the tag SRAM and the data SRAM can lower the power consumption. In this paper we design a pipeline I-Cache access mechanism that can deny the unnecessary access to the data SRAM. We also present a slide window of the cache lines by recording the information of the current introduction cache line and by predicting the information of the next cache line to reduce the unnecessary access to the tag SRAM. In the SMIC 90nm, the proposed method can achieve a 50% power reduction of the I-Cache without any performance degradation.

Key words:I-cache;low power;pipeline;slide window;CPU

1引言

在现代嵌入式处理器中，Cache的功耗占很大一部分比例，例如strong-arm110的Cache功耗占处理器功耗的43%[1]。在嵌入式应用中load/store指令的比例一般不超过25%[2]，并且数据没有明显的局部性特点，数据Cache大都采用直接映射，因此其所占功耗较小。指令一般具有显著的局部性特点，为了提高指令Cache的命中率，一般指令Cache都采用多路组相连的Cache结构，功耗较大，因此降低指令Cache的功耗一直是嵌入式处理器设计的重点。

在嵌入式应用环境中，功耗可以说是设计的第一要素。随着功耗问题的日益明显，Cache的低功耗设计方法也层出不穷。指令Cache分阶段访问就是将tag位和data位的访问分为两个阶段，只有在tag位命中的情况下，才去访问data位，以减小指令Cache的访问功耗[3]，但是该方法引入了一个时钟周期的延迟，降低了指令Cache的性能。……