陈 锐 杨海钢 王 飞 贾 瑞 喻 伟

1 引言

在视频序列的编解码流程中，离散余弦变换（Discrete Cosine Transform, DCT） 需要占用大量时间，如何通过硬件加速执行 DCT从而提高编解码的效率显得非常有必要。并且，随着视频编码标准的增多，对于单一平台支持多种标准的需求逐渐突显出来，DCT硬件的可重构设计逐渐成为学术研究的热点。然而，在通过硬件设计加速执行 DCT的同时，还需要考虑由此带来的能效问题，特别是对于一些需要电池支持的手持设备，能效问题更显得突出，因此，需要一种兼顾能效与性能的平台，实现对不同视频压缩编码标准的支持。

视频压缩标准中采用的DCT可以分为两类：2维离散余弦正变换（2D Forward DCT, 2D-FDCT）和 2维离散余弦逆变换 （2D Inverse DCT, 2DIDCT）[1]。2D-IDCT/FDCT的整个计算过程一般会被拆成3部分：基于行/列的1D-IDCT/FDCT、矩阵转置和基于列/行的1D-IDCT/FDCT。根据这3部分的实现方式，2D-IDCT/FDCT的硬件电路结构可以分为：流水线结构和时分复用结构[2]。前者可以实现流水执行，因此速度很快，后者速度较慢，但是所需的硬件资源较前者少。在这两种硬件电路架构的基础上，近年来有许多相关文献通过算法优化或者结构优化来降低1D-FDCT/IDCT硬件实现的难度。按照支持标准的数量，可以将这些优化方法划分为两类：（1）只针对一种标准进行的设计化[24]-；（2） 针对多种标准的设计优化[58]-。为了提升 DCT硬件实现的设计效率和能量效率，本文提出一种基于粗粒度可重构结构的 DCT硬件电路结构，与已有结构的不同之处在于：（1）2D-IDCT/FDCT的硬件实现的架构不再采用流水线结构或者时分复用结构，而是基于粗粒度可重构阵列结构（Coarse-Grained Reconfigurable Array, CGRA）[9,10]；……