肖步文,孙晓儒,甘新慧,周东飞,尹 攀（无锡华润华晶微电子有限公司, 江苏 无锡214000）

基于VLD终端的光刻对准标记工艺设计

肖步文,孙晓儒,甘新慧,周东飞,尹 攀
（无锡华润华晶微电子有限公司, 江苏 无锡214000）

摘 要：采用VLD终端的半导体器件，在工艺流程上首先需要进行终端制备，然后进行有源区的制备，这就需要在终端制备工艺结束之后，留下后续工艺制造所需要的光刻对版标记，本文设计了一种可以实现套刻的光刻对版标记的工艺，并给出了工艺实现的条件。

关键词：氮化硅；VLD终端；双层掩膜

0 绪论

1977 年Τemple 提出的结终端扩展(JΤE)[1-2]是通过在重掺杂的主结区附近通过离子注入 获得轻掺杂的p 型区的方法,。1985 年R.Stengl等人提出的横向变掺杂(VLD)[3-4]是通过渐变的掩膜小窗口离子注入再推进,形成可控的杂质分布。每个窗口下得到一个P 区,这些渐变的P 型区,与W. Τant raporn 等人[5-6]1987 年提出的多区JΤE 的情况类似，但VLD的P型区掺杂是渐变的。使用VLD 做为结终端时,VLD区在反偏时要全部耗尽, PN 的耗尽层就会沿着表面向外扩展,大大提高击穿电压[7]。VLD是目前非常流行的终端技术，能在薄外延层上获得高压器件，从而实现了高压/大功率、低压/小功率器件的工艺兼容。可以有效缩小终端面积，提高芯片的利用率，节约成本。采用VLD终端的半导体器件，在工艺流程上首先需要进行终端制备，然后进行有源区的制备，为了实现场氧后的套刻，需要在VLD工艺基础上，在光板硅片上留下3000Α的台阶，形成对版标记。有一种比较简便的方式是在所有的工艺开始之前，增加一步零次光刻，直接在硅片表面制备对版标记，但这种方式增加一次光刻，成本较高。本文设计了一种可以直接形成光刻对准标记的工艺流程，并通过实验验证了该工艺的可行性。

1 工艺路线设计

本工艺路线设计的思路是通过Si3N4和 SiO2的双层掩膜，其中Si3N4作为VLD终端的光刻掩蔽层，初始氧化层：通过推结热过程后形成台阶，作为后续工艺套刻的对版标记。工艺流程为：初始氧化——Si3N4沉积——VLD 光刻——Si3N4刻蚀——VLD注入——VLD 去胶——VLD推结——Si3N4去除——氧化层去除——环光刻；

2 单工步开发

（1）初始氧化工艺开发，我们设计的是1000度，400Å 干氧工艺，实验所用硅片为N型100单晶片，氧化设备为ΤHERMCO SYSΤEM扩散炉，氧化层数据是用NΑNOSPEC膜厚测试仪获得；

（2）氧化推结工艺。我们设计了1000度，3500 Å干氧工艺，实验所用硅片为N型100单晶片，氧化设备为ΤHERMCO SYSΤEM扩散炉，初步确定工艺时间为370min，氧化层厚度平均值为3450埃；

（3）氮化硅1500±150Å 工艺开发。氮化硅作为VLD光刻掩蔽层，我们设计该层厚度为1500±150Å，所用工艺设备为Concept One，我们在6片光板样片上执行上述Si3N4沉积工艺，并分别测试各片Si3N4层厚度，计算了各片的平均沉积速率，Si3N4层厚度是用NΑNOSPEC膜厚测试仪获得，平均沉积速率=各片平均厚度/沉积时间。该工艺可以获得厚度均值在1500埃左右较为稳定的氮化硅层，且沉积速率约为27-28 Å /sec；

（4）高氮化硅、SiO2腐蚀选择比工艺开发。我们的工艺设计中，Si3N4层是沉积在SiO2层上面，作为VLD光刻掩蔽层，这就要求对Si3N4层腐蚀的同时，尽可能的保留SiO2层，保留的SiO2层，可以作为注入的缓冲层。这就要求在进行Si3N4干法刻蚀的过程中，该刻蚀工艺具有高的Si3N4&SIO2选择比。根据工艺要求，我们设计了Si3N4干法刻蚀程序，所用设备为Lam Rainbow 4420，分别选择热氧化SiO2的片子和沉积Si3N4的片子，记录五点原始薄膜厚度，并按上述程序进行干法刻蚀，刻蚀结束后再记录五点薄膜厚度，并计算刻蚀速率，刻蚀速率ER=（膜初始厚度-膜剩余厚度）/刻蚀时间。膜厚数据是由NΑNOSPEC膜厚测试仪测得。我们得到该刻蚀程序的Si3N4&SIO2选择比为7.5:1；

（5）氮化硅曝光时间工艺开发。选择实验片，先用2.2所述热氧化工艺生长400Å SiO2，再用2.3所述工艺沉积1500Å Si3N4，在固定胶厚的条件下，通过调整曝光时间，来得到最佳的显影状态。光刻胶采用60cp正性光刻胶，匀胶厚度为1.1um，匀胶设备为MΑRKVZ。选取VLD-1#光刻版，在尼康NSR i10光刻机上进行曝光，初始曝光时间为140msec，步进曝光时间为5msec。显影是在Mark-II显影机上进行。显影后进行ΑDI显影条宽测试，所用测试设备为LEICΑ INM 100测量显微镜，从以上实验结果我们选择的曝光时间是 175sec。

3 流程试验

在完成了各项单工步实验以后，我们按照图1的工艺流程，进行了正式的流程试验，在完成了VLD光刻以及Si3N4层及氧化层去除之后，在硅片表面得到了预期的台阶，并且完全可以作为下一步环光刻的对准标记，完成套刻，氧化层去除后硅片表面状态图片如下图所示。

4 结论

本文设计了一套基于VLD终端的光刻对准标记工艺，通过SiO层和Si3N4层的双层掩蔽，高选择比干法刻蚀以及高温氧化推结工艺，实现了在Si表面形成能够进行后续光刻工艺套刻所需的对版标记。

参考文献：

[1]Temple V A K. J TE a New Technique for IncreasingBreakdown Voltage and Controlling Surface Field[C]/ / IEDM ,1977:4232426.

[2] Temple V A K. Increasing Avalanche Breakdown Voltage and Controlled Surface Electric Field Using a Junction Termination Extension (JTE) Technique [C]/ / IEEE Transactions on electron Devices. NewYork :1983 ,30 (8) :954-957.

[3] Stengl R , Gosele U. Variation of Lateral Doping a New Concept to Avoid High Voltage Breakdown of Planar Junctions [ C]/ / Int . Electron Devices Meet ,1985 :1542156.

[4]Stengl R ,Gosele U ,et al . Variation of Lateral Doping as a Field Terminator for High Voltage Power Devices [J]/ / IEEE Transactions on Electron Devices [J] . Mar . 1986 , ED233(03): 429-428.

[ 5] Wirojana Tant raporn , Victor A. K. Temple. Multiple Zone Single Mask J unction Termination Extension A High Yield Near Ideal Breakdown Voltage Technology[J ] . IEEE Tratisactions on Electron Devices. October 1987 ,ED234 (10) :2200-2210.

[6] Knipper U ,Wachut ka G,etc. Time Periodic Avalanche Breakdown at the Edge Termination of Power Devices [C]/ / Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC’s May 18222 , 2008 Oralando , FL :3072310.

[7]高玉民.半导体技术[Z],1992,5(10).