张召宾，宋 宝，程建军

（1.华中科技大学 机械科学与工程学院，湖北 武汉 430074；2.广州深圳市浩能科技有限公司，广东 深圳 518172）

随着电子设计的快速发展，由IC芯片构成的电子系统朝着大规模、小体积、高速度的方向飞速发展。PCB（printed circuit board）上的微处理器和逻辑电路中的时钟频率越来越高，信号的边沿越来越陡峭，由此带来的信号完整性（signal in－tegrity，SI）问题也越来越凸显［1］。信号完整性广义上是针对在高速产品中由于互连线引起的所有问题，它主要研究互连线与数字信号相互作用时其电气特性参数如何影响高速产品的性能［2］。信号具有良好的完整性是指当在需要的时候具有所必需达到的电压电平数值。差的信号完整性不是由某单一因素导致的，而是板级设计中多种因素共同引起的。在过去的低速时代，电平跳变时信号上升时间［3］（一般为信号幅度从10%上升到90%所用的时间）较长，器件间的互连线不至于影响电路的功能，不需要关心信号完整性问题；但如今高速时代来临，随着IC信号的上升时间不断减小，很多都在ps级别，无论信号频率如何，信号沿互连线上的电气特性已不可忽略，互连线必须作为传输线来对待，从而产生了很多以前没有的信号完整性问题［4］。在高速数字电路中，时钟信号是芯片工作的基准频率，数据的传输一般通过时钟进行有序的收发控制，如果时钟信号不准确，芯片就无法正常工作［5］。因此，在高速电路设计中必须考虑整个传导系统对于输入信号的响应时间，这在很大程度上取决于信号在介质中的传输速度和信号的上升时间。……