上官珠+范国忠+高文昀

摘 要： RapidIO技术是目前世界上第一个、也是惟一的嵌入式系统互连国际标准，可以简单、高效、可靠地实现从单板到全系统的互连，在高性能数字信号处理系统中得到广泛的应用。介绍了基于RapidIO协议的高速数据互联模块的设计方案、高速数据传输设计中的难点、以及模块的信号完整性分析。该模块现已在雷达信号处理系统中得到应用验证，各项性能指标均能够满足应用需求，实现了可靠稳定的高速数据传输。

关键词： RapidIO； EDK； RocketIO； LWIP； 信号完整性分析

中图分类号： TN911.7?34 文献标识码： A 文章编号： 1004?373X（2014）15?0028?04

High speed data interconnection module base on RapidIO protocol

SHANGGUAN Zhu， FAN Guo?zhong， GAO Wen?yun

（Nanjing Research Institute of Electronics Technology， Nanjing 210039， China）

Abstract： RapidIO technology is the world′s first and only one international standard of embedded system interconnection， which can simply and efficiently implement the interconnection from the single board to entire system， and is widely used in digital signal processing system. The design scheme of high?speed data interconnection module based on RapidIO protocal， the difficulties in the design of high?speed data transmission， and signal integrity analysis of module are introduced in this paper. This module has been used and verified in the radar signal processing system. The results indicate that each performance index of the module can meet the application requirements， and the module can achieve reliable and stable high?speed data transmission.

Keywords： RapidIO； EDK； RocketIO； LWIP； signal integrality analysis

0 引 言

随着军事电子技术的迅猛发展，现代雷达技术日新月异，电子设备之间的数据传输率越来越高，尤其在现代雷达系统中，需要高速的数据传输、采集和大吞吐量的数据传输，来实现数据高速实时处理，传统用于数据传输所采用的低速并行总线已经无法满足系统的要求。文中介绍的基于RapidIO协议的高速数据互联模块，采用了高速串行数据传输技术，实现了基于RapidIO协议的高速数据互联以及千兆以太网数据通信，很好地满足了现代雷达应用实时性的要求，广泛适用于雷达、声纳等领域。

1 模块组成及功能框图

基于RapidIO协议的高速数据互联模块采用接口符合VPX总线规范，支持RapidIO传输协议。其核心部分是一片高性能FPGA（XC5VFX100T?2FFG1136I），FPGA内嵌一片PowerPC440处理器，FPGA提供2×4 RapidIO 数据通路，4路RocketIO数据通路，3路千兆以太网口，其中4路RocketIO连接到前面板的4个光口，2×4 RapidIO连接到VPX插座，3路千兆以太网口连到前面板，模块原理框图如图1所示。

图1 基于RapdiIO协议的高速数据互联模块原理框图

2 关键技术及设计实现

2.1 复位电路设计

高速数据互联模块的复位电路，采用复位芯片MAX706，以及2片74LV125，1片3384构建复位电路，巧妙实现了对整个模块以及系统的全方位有效复位。

SYSRST#系统复位信号是VITA46规范定义在RP0连接器B13管脚上的标准复位信号。采用以下电路设计，模块也可作为系统控制器，产生SYSRST#系统复位信号。Reset_button为前面板复位按钮，用于模块复位。系统上电后，SYSRST#系统复位信号为高，FPGA加载并工作，CONF_DONE为高电平，FPGA产生MAX706的Dog_in脉冲信号，74LV125产生模块板级主复位信号MASTER_RST控制FPGA中的所有逻辑及各个接口。如果实际应用中需要对系统进行复位，只需将O_SYSRST信号置为低，模块即可复位整个系统。复位信号产生原理如图2所示。

图2 复位信号设计原理

2.2 高速数据传输通道设计

高速数据互联模块以一片用户可编程的Xilinx Virtex?5 Pro 系列的FPGA（XC5VFX100T）为核心芯片，采用目前广泛应用于通信系统的RapidIO协议实现高速数据传输通道。高速数据通道的设计是本模块的重点和难点之一。

RapidIO协议是由Motorola 和Mercury 等公司率先倡导的一种高性能、低引脚数，基于数据包转换的互联体系，是为满足现在和未来高性能嵌入式系统需求而设计的一种开放式互联技术标准。主要应用于嵌入式系统内部，支持芯片到芯片，板到板件的通信，目前已经广泛应用于无线基站、成像、视频、工业控制等领域。

RapidIO协议采用三层分级体系架构，分别为逻辑层、传输层和物理层。逻辑层位于最高层，定义全部协议和包的格式，它们为端点器件发起和完成事务提供必要的信息。传输层定义了RapidIO地址空间和在端点器件间传输包所需的路由信息。物理层规范在整个分级结构的底部，包括器件级接口的细节，如包传输机制、流量控制、电气性能和低级错误管理。

本模块中采用的是基于RapidIO协议中的NWRITE事务和DOORBELL事务实现系统间的高速数据传输，工作流程如图3所示。

高速串行收发系统主要由RapidIO接口逻辑、数据收发缓存、收发传输控制几大部分组成。数据的收发可分为数据发送传输控制通道和数据接收传输控制通道，发送通道和接收通道相互独立。

2.2.1 接收传输控制设计

数据由RapidIO用户接口进入FPGA后，首先对数据包进行类别鉴定，分析其事务类型，如果事务类型为NWRITE模式，同时数据有效，就将数据存入接收FIFO中，如果事务类型为DOORBELL模式，就将数据存入门铃队列。然后查询FIFO状态，若FIFO非空且RAM_A为空，就将数据依次写入RAM_A，RAM_B，状态机设计如图4所示，一旦对外的光口链路建立，就将RAM_A和RAM_B中的数据依次打包通过光口送到外部系统。

图4 接收控制状态机

2.2.2 发送传输控制设计

在发送传输通道的设计中，高速数据从光口进入模块，首先对数据包进行解析，如果接收到的数据为特殊控制字符如：0xFFFFAAAA，则将此字符存入门铃队列，同时发起相应的中断，如果是有效数据，且RAM_C为空，则将数据写入双口RAM，同时经过一级FIFO缓存，用于同步系统内外的用户时钟，然后进入数据发送等待状态，一旦系统对外的RapidIO接口链路建立，就将数据从RapidIO接口发送至其他系统。

由于在RapidIO协议中，数据是以有效载荷为8～256 B的小包进行数据传输的，因此在NWRITE模式下，没有定义硬件的数据流起始和结束标志，所以在本系统中收发双方约定在一帧数据收发结束后，数据发起者发送中断（门铃事务），表示一帧数据发送结束，接收方接收到此中断后即可停止接收数据，进入侦听状态，等待发起者启动下一次事务。

2.3 千兆以太网通信设计

利用FPGA（XC5VFX100T）内嵌的一片PowerPC440处理器以及PHY芯片实现千兆以太网通信是本模块设计的又一难点。设计共分为两个部分，硬件平台的搭建和软件设计。

2.3.1 硬件平台设计

PowerPC440处理器核是IBM专门为XILINX公司的FPGA开发的处理器产品，它在FPGA芯片出厂之前就已经事先植入到芯片中。PowerPC440处理器硬核是一种32位哈佛结构的RISC核，它的最高工作频率目前可达到450 MHz，具有700D MIPS的运行速度，是目前为内置到FPGA所开发的处理器核当中速度最快、性能最高的处理器IP核。

千兆以太网通信设计过程中，使用EDK 工具在FPGA芯片中进行软硬件协同设计，利用EDK自身携带的标准外设IP，如TEMAC，UART，GPIO，TIMER、中断控制、DDR设备以及接口控制器来搭建硬件平台。其中UART接口，采用的是RS 232协议，主要参数如下：波特率为9 600 b/s，8位有效位，无奇偶校验，1位停止位。硬件平台设计如图5所示。

图5 硬件平台框图

硬件平台中定义了PPC440处理器、系统总线、外设、以及存储器等的链接关系。平台中采用PLB高速总线将处理器和各个外设接口互联，有效带宽可达到2.1 Gb/s，同时提供32位的地址线和64位的数据线。

在构建好的硬件平台基础上，对千兆以太网接口进行设置，如图6所示。

同时还需对所有设备接口的地址空间进行配置，如图7所示。

图6 千兆以太网接口配置

图7 接口地址配置

2.3.2 软件设计

硬件平台设计完成后，下一步就是进行软件设计。由于FPGA内资源有限，因此本系统中采用LWIP协议栈来实现千兆以太网的通信。

LWIP是由瑞士计算机科学院开发的一套用于嵌入式系统的TCP/IP协议栈，既可以移植到操作系统上，又可以独立运行的轻型嵌入式TCP/IP协议栈。其主要特点是保持TCP/IP协议主要功能的基础上减少对RAM的占用，可以大大减少内存使用和代码大小。

千兆以太网络通信的实现除了TCP/IP协议的实现（IP/ICMP/UDP/TCP），还有包括许多相关支持模块。包括操作系统模拟层、缓冲与内存管理子系统、网络接口函数等，部分代码如图8所示。

图8 软件代码

最后使用EDK集成软件，进行软硬件位流的合并，生成dowmload.bit文件，使用JTAG模式下载到FPGA芯片。经测试，系统间通过网络设备实现了可靠稳定的数据传输。

3 信号完整性仿真

基于RapidIO协议的高速数据互联模块的传输速率达到了3.125 Gb/s，为了保障信号高速传输，因此对高速信号必须进行信号完整性仿真。

选择模块中PCB走线情况最不理想的一对差分线：FX_MGTRX0_9_P，FX_MGTRX0_9_N，利用仿真软件对该差分对的走线进行仿真，分别提取过孔和传输线参数，得到整个链路的[S]参数如图9所示。

图9 FX_MGTRX0_9_P/N差分对的[S]参数

将抽取的通道参数添加至系统Hspice仿真网标文件，得到发送端、接收端的仿真眼图波形如图10，图11所示。

图10 发送端仿真眼图

经过时域和频域的仿真，模块中的高速传输线可以满足3.125 Gb/s的数据传输的要求。

图11 接收端仿真眼图

4 结 语

基于RapidIO协议的高速数据互联模块采用高性能FPGA，实现了基于RapidIO的高速数据互联以及千兆以太网通信，经实测最高数据速率达到4.8 Gb/s。该模块现已在雷达信号处理系统中得到应用，各项性能指标可满足雷达应用需求。

参考文献

[1] BOGATIN Eric. RapidIO嵌入式系统互联[M].北京：电子工业出版社，2006.

[2] JOHNSON Howard.高速数字设计[M].北京：电子工业出版社，2004.

[3] BOGATIN Eric.信号完整性分析[M].北京：电子工业出版社，2005.

[4] Xilinx. FPGA embedded tri?mode Ethernet MAC [M]. USA： Xilinx， 2009.

[5] Xilinx.可编程逻辑器件的设计与开发[M]. USA： Xilinx， 2010.

[6] 杨卿，杨万麟.基于串行RapidIO协议的无线通信基带处理系统架构[J].现代电子技术，2009，32（13）：103?106.

3 信号完整性仿真

基于RapidIO协议的高速数据互联模块的传输速率达到了3.125 Gb/s，为了保障信号高速传输，因此对高速信号必须进行信号完整性仿真。

选择模块中PCB走线情况最不理想的一对差分线：FX_MGTRX0_9_P，FX_MGTRX0_9_N，利用仿真软件对该差分对的走线进行仿真，分别提取过孔和传输线参数，得到整个链路的[S]参数如图9所示。

图9 FX_MGTRX0_9_P/N差分对的[S]参数

将抽取的通道参数添加至系统Hspice仿真网标文件，得到发送端、接收端的仿真眼图波形如图10，图11所示。

图10 发送端仿真眼图

经过时域和频域的仿真，模块中的高速传输线可以满足3.125 Gb/s的数据传输的要求。

图11 接收端仿真眼图

4 结 语

基于RapidIO协议的高速数据互联模块采用高性能FPGA，实现了基于RapidIO的高速数据互联以及千兆以太网通信，经实测最高数据速率达到4.8 Gb/s。该模块现已在雷达信号处理系统中得到应用，各项性能指标可满足雷达应用需求。

参考文献

[1] BOGATIN Eric. RapidIO嵌入式系统互联[M].北京：电子工业出版社，2006.

[2] JOHNSON Howard.高速数字设计[M].北京：电子工业出版社，2004.

[3] BOGATIN Eric.信号完整性分析[M].北京：电子工业出版社，2005.

[4] Xilinx. FPGA embedded tri?mode Ethernet MAC [M]. USA： Xilinx， 2009.

[5] Xilinx.可编程逻辑器件的设计与开发[M]. USA： Xilinx， 2010.

[6] 杨卿，杨万麟.基于串行RapidIO协议的无线通信基带处理系统架构[J].现代电子技术，2009，32（13）：103?106.

3 信号完整性仿真

基于RapidIO协议的高速数据互联模块的传输速率达到了3.125 Gb/s，为了保障信号高速传输，因此对高速信号必须进行信号完整性仿真。

选择模块中PCB走线情况最不理想的一对差分线：FX_MGTRX0_9_P，FX_MGTRX0_9_N，利用仿真软件对该差分对的走线进行仿真，分别提取过孔和传输线参数，得到整个链路的[S]参数如图9所示。

图9 FX_MGTRX0_9_P/N差分对的[S]参数

将抽取的通道参数添加至系统Hspice仿真网标文件，得到发送端、接收端的仿真眼图波形如图10，图11所示。

图10 发送端仿真眼图

经过时域和频域的仿真，模块中的高速传输线可以满足3.125 Gb/s的数据传输的要求。

图11 接收端仿真眼图

4 结 语

基于RapidIO协议的高速数据互联模块采用高性能FPGA，实现了基于RapidIO的高速数据互联以及千兆以太网通信，经实测最高数据速率达到4.8 Gb/s。该模块现已在雷达信号处理系统中得到应用，各项性能指标可满足雷达应用需求。

参考文献

[1] BOGATIN Eric. RapidIO嵌入式系统互联[M].北京：电子工业出版社，2006.

[2] JOHNSON Howard.高速数字设计[M].北京：电子工业出版社，2004.

[3] BOGATIN Eric.信号完整性分析[M].北京：电子工业出版社，2005.

[4] Xilinx. FPGA embedded tri?mode Ethernet MAC [M]. USA： Xilinx， 2009.

[5] Xilinx.可编程逻辑器件的设计与开发[M]. USA： Xilinx， 2010.

[6] 杨卿，杨万麟.基于串行RapidIO协议的无线通信基带处理系统架构[J].现代电子技术，2009，32（13）：103?106.