孙佳佳，赵庆哲

（中国电子科技集团公司第四十七研究所，沈阳110032）

在IC设计中应用STA处理时序问题的方法

孙佳佳，赵庆哲

（中国电子科技集团公司第四十七研究所，沈阳110032）

当代数字IC的设计规模和复杂性在不断增加，验证工作也越来越困难，特别是静态时序分析在此背景下变得尤为重要。目前业界普遍采用自动化的设计方式，通过应用工具软件，来对设计时序进行分析。主要探讨了在IC设计当中对于时序违例的一些处理方法。

数字IC；静态时序分析；建立时间；保持时间

1 引 言

当代数字IC的设计规模和复杂性在不断增加，设计的时序验证已经成为制约成品率的一个重要因素。是否能够全面分析设计时序关系到产品的成败。然而，设计过程中不可避免地会出现一些与要求时序相违背的情况，怎样处理这些问题是静态时序分析的一个重要方面。本文主要阐述了在设计中对静态时序分析时序违例的处理方法。

2 静态时序分析中时序分析对象

在静态时序分析中，时序分析工作主要检查设计的建立时间和保持时间，即setup timing和hold timing。关于以上检查目标的概念，这里就不再赘述。设计的时序违背主要体现在这两个时序目标的违背。图1是保持时间违背的情况，图2是建立时间违背的情况。

从图1可以知道，保持时间的违背在电路上是相邻两个寄存器之间的组合逻辑路径延迟过小，导致前一个寄存器的数据在时钟边沿有效期的后段存入了后一个寄存器中，从而导致逻辑混乱。……