邸志雄,史江义,马佩军,张 译,袁 莉,郝 跃,许 钊

(西安电子科技大学宽带隙半导体国家重点实验室,陕西西安 710071)

一种组合逻辑环转化方法

邸志雄,史江义,马佩军,张 译,袁 莉,郝 跃,许 钊

(西安电子科技大学宽带隙半导体国家重点实验室,陕西西安 710071)

组合逻辑环能够减少电路逻辑资源,降低电路功耗,但是其难以被静态时序分析工具分析和计算,且难以生成功能验证向量和自动测试图形向量.针对此问题,提出一种组合逻辑环转化方法,以解决硬件描述语言以及高级语言逻辑综合阶段所面临的组合逻辑环拆分问题.不同于采用三值仿真策略的现有文献,引入了布尔可满足引擎对组合逻辑环电路进行了表征,使用静态逻辑蕴涵完成了环形电路的拆分.同时,根据环形电路的形成机理,提出了拆分组合逻辑环结构的规则,用于冗余向量优化以及非环电路的逻辑推理.实验结果表明,这种算法能够正确地拆分组合逻辑环结构,且转化时间短,转化后的电路规模小.

组合逻辑环;逻辑综合;SAT引擎;静态逻辑蕴涵

组合逻辑环能够减少电路逻辑资源、降低电路功耗等,常被用于低功耗电路中[1].此外,随着电子系统级设计方法学[2-4]在SoC设计中的大规模应用,高级语言综合工具[5]也可将高级语言转化为含有组合逻辑环的门级网表[6-8].但是,组合逻辑环电路存在较多缺陷:(1)难以被静态时序分析工具分析和计算;(2)验证向量生成较为复杂,且占用大量内……