用Verilog语言设计任意次ASIC分频器

2013-11-19唐卫斌

商洛学院学报 2013年2期

唐卫斌

（商洛学院物理与电子信息工程系，陕西商洛 726000）

Verilog语言是应用最广泛的硬件描述语言(HDL)之一。它是硬件（数字逻辑电路）设计人员和EDA工具之间的界面；是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真验证和时序分析，再自动综合到门级电路，最后用ASIC(专用集成电路)或FPGA实现其功能[1-2]。

分频器是FPGA设计中使用频率非常高的基本单元之一。它是将较高频率通过分频得到较低频率的一种单元电路。尽管目前在大部分设计中还广泛使用集成锁相环 (如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计[3]，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍是不错的选择。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的，具有成本低、可编程等优点[4]。而使用Verilog语言进行分频器设计在当前设计实践中并不多见，文献[5]中夏宇闻教授对此稍有提及，但未给出具体代码。本文在介绍计数器设计的基础上，给出基于计数器的分频器设计模版，包括偶数次分频和奇数次分频，这些模版在当前的设计实践中尚且空缺，因而可以给其他数字逻辑电路设计人员直接调用，或者作为库文件使用，从而大大缩短电路设计人员的设计时间。