张 磊，陈亚宁，刘成玉，徐叔喜，汪 健

（北方通用电子集团有限公司微电子部，江苏 苏州 215163）

数字下变频器DDC（Digital Down Conversion）的主要作用是从输入的宽带高速数字信号中提取所需要的窄带信号，将其下变频到数字零中频，并降低数据的采样速率[1]。目前，数字下变频的实现方案主要有三种。第一种方案是使用通用的DSP处理器，用软件实现数字下变频。该方案灵活性强，但处理速度受限，需改进算法以提高速度。第二种方案是使用FPGA实现数字下变频，该方案也有较强的灵活性，但消耗的硬件资源较多。第三种方案是利用ASIC实现数字下变频的功能，该方案具有计算速度快和单片成本低等优点[2-3]。

国外对数字下变频的研究较早，市场上已经有很多成熟的数字下变频芯片。但是国内研究数字下变频技术起步较晚，技术较落后，没有成熟的数字下变频芯片[4]。在需要使用数字下变频模块的场合常采用FPGA厂商设计工具的IP核，使用十分不方便。因此，研究性能优秀、功能强大的数字下变频ASIC电路十分重要。

1 DDC数字下变频内部结构

图1 DDC数字下变频内部结构

数字下变频电路主要是经过混频、抽取和滤波后，从ADC输出的数字信号中提取所需的窄带信号，降低采样速率，最终输出I、Q两路正交信号，以利于后续送入 DSP作进一步解调、解码等处理[5]，其结构如图1所示。文中设计的DDC电路输入时钟为48 MHz，输入信号位宽为12 bit，中心频率为12 MHz，内部设置一个PLL锁相环，输出时钟频率为 96 MHz，输出I、Q两个支路位宽均为16 bit。电路内……