赵 淳，梁利平

（中国科学院 微电子研究所，北京 100029）

随着应用的发展和芯片制造水平的提高，片上系统单位面积上计算核心的数量呈现出近似指数的增长趋势[1］.进入65nm工艺后，片上连线延时的比重迅速上升，甚至超过逻辑延时，这导致基于总线的传统互连结构无法满足复杂系统芯片的设计需求[2］.高性能的系统级芯片强调良好的逻辑和物理局部性，以降低芯片的全局连线延时.片上网络（Networks－on－Chip）相对于总线具有良好的伸缩性和能量效率，能够有效地缓解全局连线在深亚微米工艺条件下所引入的延时和功耗等问题，因而被认为是一种适合未来多核系统芯片大规模扩展的片上互连和通信结构[3］.

片上网络拥有庞大的设计空间，其研发周期覆盖拓扑结构、路由算法、交换策略、流控制机制、服务质量、通信协议和网络接口等多个方面的设计和实现问题[4］.因此如何快速地验证片上网络硬件结构的功能，并准确地评估其性能和实现开销成为设计者面临的严峻挑战.基于FPGA的硬件模拟技术[5－7］相对于典型的软件仿真技术[8－9］具有明显的速度优势，尤其适合大规模片上网络设计空间的深度搜索.

现有的片上网络FPGA模拟平台大多采用片上微处理器，配合专用的硬件功能单元，为目标网络产生模拟环境中所需要的各种流量模型[5］.这种方法实现复杂，硬件资源开销较大，且模拟平台的性能往往受到流量模型的制约[6］，缺乏设计和移植的灵活性.针……