周德新 ，金志威，王 鹏，赵学娟

(1.中国民航大学航空自动化学院，天津300300;2.中国民航大学天津市民用航空器适航与维修重点实验室，天津300300)

随着芯片设计规模及复杂度的不断增加，验证工作在整个设计生命周期内占据着相当大的比重。传统的验证方法针对待验证设计编写直接测试激励，采用定向的测试方式，查找设计中的漏洞。此种方法凭借其直观且易于实现等优点被广泛采用。然而对于复杂的、多功能的设计，采用传统验证方法很难编写各种测试去覆盖所有的特性并找出漏洞。因此能否对设计进行全面而有效的验证，是验证人员所面临的主要问题［1］。

SystemVerilog 作为新一代的设计验证语言，结合了现代的设计和验证环境并将硬件描述语言(HDL)与高级验证语言(HVL)结合在一起，为高度复杂的芯片设计提供了强大的设计和验证保证［2］。SystemVerilog 支持约束随机的产生、覆盖率统计分析以及断言验证。其最突出的优点在于面向对象的编程结构，有助于采用事务级的验证和提高验证的重用性［3］。由于具有诸多优点，SystemVerilog 是被设计和验证工程师广泛使用的语言之一。

本文采用基于SystemVerilog 的验证方法对SRAM 控制器IP 核进行功能验证。通过分析覆盖率数据并对比传统的验证方法，基于SystemVerilog 的验证方法能够更加快速且全面的完成对设计的验证。

1 SRAM 控制器IP 核

本文的验证载体为一段VHDL 编写的SRAM控制器IP 核。其中SRAM 选用的是ISSI 公司的IS61WV102416BLL 高速异步16bit 静态RAM 存储器。SRAM 控制器IP 核的系统框图如图1 所示。

图1 SRAM 控制器系统框图