李春伟

（北京华大九天软件有限公司 北京 100102）

目前芯片性能受片上偏差[1]影响，主要原因为在同一die上atom的数目和位置差异；晶体管channel的长度和宽度差异；氧化层厚度差异；随着工艺日益发展，这种差异对芯片产生的影响越来越明显和严重，传统的OCV derate设计方法也需要越来越严格以确保设计芯片的性能，但是这种严格的约束可能需要损失部分芯片性能作为代价，对于时钟处理方法，传统的时钟树设计方法受OCV影响严重，基于此时钟网格设计的优点就凸显了出来。文中对时钟树设计方法与时钟网格设计方法进行了对比分析验证。

1 时钟网格与时钟树设计方法概述

时钟树综合是ASIC后端设计中的一个重要环节。随着工艺尺寸的不断减小，时钟树综合也给后端设计提出了很多新的问题。特别是进入65 nm及后的40 nm工艺下，时序收敛更加成为了后端设计的主要瓶颈，引起了很多后端设计的关注。时钟树设计中时钟偏移成为限制系统时钟频率的主要因素。

传统的时钟树综合技术是在时钟结构中插入反向器和缓冲器树来达到时钟到达时间的设计要求，这种方法在EDA工具流程中能够被很好的支持和实现，也被广泛采用；时钟网格技术是通过在时钟结构中应用更加相似类型的驱动器实现更低的时钟偏移方法，它的设计方法相对比较复杂，下面将进行详细的对比分析。

图1为传统时钟树设计与时钟网格设计对比图。

图1 设计结构图Fig.1 Design figure of structure

传统时钟树[2-4]含有时钟源，时钟树单元，门控单元，以及缓冲单元和负载单元；……