唐 拓，张 伟

(中国电子科技集团公司第四十七研究所，沈阳110032)

1 引言

为了使电路性能达到设计预期目标，并满足电路工作环境要求，必须对一个电路设计进行诸如时序、面积、负载等方面的约束，并自始至终使用这些约束条件使电路设计软件按照设计意图来运行。设计约束一般包括专用集成电路(ASIC)生产厂家的设计规则约束和设计者自定义的设计优化约束。设计规则约束优先权高于设计优化约束，是隐含的，无须设计者指定，因此，这里重点讨论设计优化约束。设计优化约束包括设计者对电路性能上的一系列在时序、面积和版图布通性等方面的指标，其中最重要、最复杂的是时序约束。

2 设计的时序约束

2.1 单时钟同步电路的时序约束

要对一个电路的时序行为进行充分约束，至少应考虑时钟网络、端口输入输出延迟以及端口的驱动和负载特性。

2.1.1 时钟网络

对于一个实际的时钟网络，最重要的两个属性就是时钟的传播延时和时钟的不确定性。时钟的传播延时包括时钟源延时和时钟网络延时。在版图设计完成之后，时钟树上电路单元和网络延时等参数可以反标回来，通过适当设置，让这些延时信息在时钟网络上传播，这样可以自动获得时钟的这些重要属性。

当时钟网络上包含除缓冲器和反相器之外的逻辑时，就会产生门控时钟信号。通过约束使门控信号在相对时钟沿的建立时间和保持时间区域内保证不发生变化。……