许望洋，魏廷存，高 武，段延亮

(西北工业大学计算机学院，西安710072)

1 引言

延迟锁相环(Delay Locked Loop，简称为DLL)是一种采用延迟链产生多相延迟时钟、并通过反馈环路控制延迟链精确锁定的一种锁相环结构。它是应用于无线和有线通信、多相时钟产生以及高精度时间-数字转换器(time-to-digital converter，简称为TDC)的重要功能模块。由于DLL是基于时钟的超大规模混合信号电路，在设计时存在仿真时间长、仿真数据量大的问题。尤其是对含DLL的全芯片仿真时，DLL仿真占用大量的空间和时间资源。因此，对DLL进行行为级建模，加快DLL模块的仿真速度，是开发含DLL模块的全芯片电路的重要手段。

目前已提出多种DLL的建模方法，文献［1］建立了离散时间的DLL模型，分析了输入噪声、延迟链噪声和控制电压噪声对DLL抖动的影响。但由于该模型未考虑器件失配和环路电容漏电流的影响，所以对延迟锁相环的建模精度较差。文献［2］对DLL中鉴相器、电荷泵和延迟链模块进行了晶体管级的抖动分析，并建立了基于噪声的DLL抖动模型，但并没有提供精确的Verilog-A模型，因而不能实现行为级仿真。

笔者通过分析模拟DLL抖动来源，建立了各模块的精确Verilog-A模型，从而提高了仿真精度，并缩短了DLL仿真时间，提高了基于DLL的芯片设计效率。第二部分介绍了电荷泵DLL的结构。第三部分在时域分析了噪声和器件失配对抖动的影响，第四和第五部分对DLL进行了建模仿真和分析。

2 电荷泵DLL的结构

传统的模拟延迟锁相环主要由五部分构成［3］:电压控制延迟链(VCDL)、鉴相器、电荷泵、环路滤波器以及启动控制单元，如图1所示。……