吴 帆，李会方

（西北工业大学 陕西 西安 710129）

在硬件实现的跟踪系统中，经常需要高斯噪声信号源来提供噪声。传统的高斯噪声大多在基于DSP的软件系统上生成，其产生速度比硬件系统工作频率要慢很多，且不利于SOC（system on chip）的集成。通常，在这样的系统里有大量的运算与逻辑操作（例如，硬件粒子滤波系统），高斯源作为噪声模块只是很小的一个功能块，因此设计时需要尽量减少噪声源占用的资源，以便将有限的FPGA的资源尽量留给其他计算模块[1]。然而，噪声的精度却对最终的跟踪结果精度有着直接影响，因此要想获得高精度的跟踪结果必须改善噪声的精度。为了获得占用资源少、精度高的高斯噪声源电路，设计了本文的高斯噪声产生方案。该方案由Verilog HDL编程，可移植性强，可作为功能模块移植到其他系统中产生高斯噪声。

1 方案选择

为了获得高斯噪声，通常采用数字合成方法[2]，首先产生均匀分布的伪随机数噪声，然后通过一定的转换方法获得高斯白噪声。

均匀分布的伪随机数产生已经有较长的研究历史，主要的方法有：线性同余法、m序列产生法、logist 方程法、进位加方法[3]。FPGA具有并行计算的优势，可以胜任基本逻辑、简单加减法、大小比较、多路选择和时序逻辑等操作。通常FPGA采用查找表实现组合逻辑运算，当组合逻辑过于复杂时，往往需要使用多级查找表来完成运算，大大降低速度，如乘除法[4]。因此用FPGA实现伪随机数发生器，算法应该尽量简单，并尽量不要使用乘除法。……