江晓阳,张云华

(1.中国科学院微波遥感技术重点实验室,北京 100190;2.中国科学院研究生院,北京 100049)

高分辨率成像雷达的距离分辨率能力与发射信号的带宽成正比,故宽带信号的产生方法成为了高分辨率雷达系统的一项重要技术.线性调频脉冲(Chirp)信号可实现较大的带宽时宽乘积,并且具有良好的脉冲压缩性能及分辨能力.宽带chirp信号产生技术对提高雷达的性能以及研制新一代高性能雷达都具有非常重要的意义.

相对于模拟方式产生chirp信号,数字化方式由于其具备可编程性,波形参数配置非常方便,电路灵活且便于集成等特点,被越来越多的雷达系统所采用.数字 chirp技术主要有基于相位累加器的直接数字频率合成法(Direct Digital Frequency Synthesis,简称DDFS)和基于波形存储直读的直接数字波形合成法(Direct DigitalWave Synthesis,简称DDWS)两种基本的实现方式[1].DDFS技术通过相位的二次累加、幅度查表以及数模变换来产生所要的模拟信号.在带宽、频率分辨率、频率转换时间、相位连续性上,都有很好的性能[2],但只能产生有数学表达形式的波形.DDWS技术将预先存储的波形数据高速地取出,再进行数模变换,所以它不仅具有DDFS同样的优点,而且能够方便地产生任意波形,这意味着DDWS模式能采用预失真技术,提高系统性能[1].

针对数字Chirp的两种模式需求,结合FPGA的现场可编程性,使用高性能的、数据率高达1Gsps、并有自动插值、理论上可做到Nyquist采样率(即2倍采样率)采样输出的双通道16位DAC和模拟正交调制器,研制出能同时实现两种体制的宽带数字Chirp信号产生.所研制的数字Chrip信号产生器输出带宽达到220MHz,调制器输出的载波抑制可达 -49 dBc,镜像频率小于 -41 dBc,在500～1 500MHz频带内的最大杂散为 -31 dBc.信号处理结果表明其性能优良.

1 设计方案

1.1 正交调制

时宽为T的数字Chirp的基带信号 I和Q的数学表达式可分别表示为

IQ两路的频率范围均为-B/2～B/2,器件的最高输出频率为B/2.

正交调制后信号为

其频率范围为-B/2+f0＜fout＜B/2+f0,带宽为B,也就是说正交调制能够使调制后带宽达到DAC的最大输出频率的两倍,所以在系统实现中选择了正交调制器及双通道DAC,以降低系统对器件的要求.

1.2 系统设计框图及实现

DDFS模式的硬件框图如图1所示,数据由FPGA内部通过相位累加及查表(LUT)产生,然后经过DAC数据变换.具体的FPGA内部程序设计见1.3.1节.

图1 DDFS系统框图Fig.1 The diagram of DDFS

图2 DDWS系统框图Fig.2 The diagram of DDWS

DDWS的硬件框图如图2所示,波形数据由PC机进行计算,通过并口模拟串口,经由FPGA下载到flash中保存,在系统初始化时,FPGA从flash中读出数据,存于在FPGA中所开的FIFO中,若数据长度较长(如在回波模拟等应用场合),则将数据存于DDR2中.初始化完毕后,数据高速地从FIFO或 DDR2中读出,输给DAC.

由图1,2可见,只需要修改FPGA内部程序,就可以在DDWS模式的硬件平台上实现DDFS模式.因此本课题中只需要设计DDWS的硬件平台,而也可以运行DDFS模式.

在芯片选择上,DAC+正交调制器选择的是ADI公司的AD9779A+ADL5371,其中正交调制器的工作频率范围为500～1 500MHz,它提供大于500MHz的3 dB基带带宽,非常适合于宽带零中频或低中频-射频应用以及宽带数字预失真发射机.DAC为 ADI的双通道、16位的 AD9779A,采样速率为1GSPS,与ADL5371有相同的偏置电平,可实现“无缝”接口,由于不会因增添元件而增加噪声和插入损耗,使整个电路保持高信噪比.

这样的组合带来了以下好处,①正交调制所带来的带宽是最高DAC频率的两位,②采用一片双通道DAC代替两片单通道DAC可以减小通道间的幅相不平衡,③“无缝”接口带来了高信噪比,载频泄露与镜像抑制也能得到很好的控制[3].

FPGA选择的是 Xilinx公司的 virtex5系列的 XC5VLX30-1ff676,最高芯片工作时钟频率可达400 MHz以上,有4个时钟管理器,4 800个slice,可提供3万个逻辑单元,拥有676个IO引脚,其中400个用户IO口.片内拥有分布式 RAM大小为320 kB,块 RAM为1 152 kB[4].

时钟芯片选择的是TI公司的高稳,低抖动的CDCM61004,支持25 MHz的晶振输入,并具有4路LVPECL/LVDS输出[5].

在系统设计中,需要注意的是时钟分配结构及电源分配网络.在FPGA中,由专用的全局时钟输入管脚驱动单个全局时钟[6],并用后者去控制设计中的每一个触发器,在电路板的设计中,使用高性能的低抖动时钟产生芯片,时钟信号尽量布局在一个平面上,并保证参考平面的完整性.

1.3 FPGA软件设计

由上述硬件框图可得,DDFS与DDWS模式在硬件上可以使用同一个硬件平台,只是FPGA内部代码不同.下面介绍两种模式下的FPGA代码编写.

1.3.1 DDFS模式

Xilinx公司提供了DDFS的IP核[7],给设计带来了极大的方便.用户只需要设定SFDR,频率分辨率等要求即可生成代码,设置好频率控制字及初始相位,便可得到相应的chirp信号.

需要注意的是如式(1),(2)所示的chirp信号在每次触发时其初始相位并不为零,也就是说相应的频率控制字初值不为零,要使chirp波形左右对称(正频率与负频率相对称),则频率控制字的初值可设为

表1 DDWS与DDFS的FPGA内部资源使用情况Tab.1 Resource occupations of DDWS and DDFS in FPGA

1.3.2 DDWS模式

DDWS的数据产生流程已在1.2节中给出.FIFO的大小可以根据以下式(7)计算出

预失真流程:根据实测结果,对波形数据进行预加权或均衡,使得输出正交调制器的波形包络平整(通带内波纹小于0.2 dB),线性度更优.

1.3.3 DDWS与DDFS的FPGA资源使用情况

FPGA资源使用情况如表1所示,从表中可以看出,DDWS在端口数、FPGA内存使用数上都多于DDFS.

2 性能测试

本节给出主要设计参数,数字Chirp研制实物照片,以及DDFS与DDWS输出基带波形的测试结果,以及正交调制后的波形和脉冲压缩结果.

2.1 硬件实物图及系统指标参数

所研制的数字Chirp产生器实物图及指标分别如图3及表2所示.其中本振泄露和镜像频率抑制两项指标的测量条件为:50 MHz的单频信号,经过正交调制后所测得.

图3 硬件实物图Fig.3 The pho to of the hardware

表2 Chirp信号参数Tab.2 Technical parameters of the ch irp signal

2.2 基带波形及其细节图

用泰克示波器MSO70404对基带波形进行采样并存储波形,采样率为 12.5Gsps,采样的前置低通滤波器带宽为4GHz.说际上,由于DDFS及DDWS的后级电路完全相同,故与DAC+调制器相关的性能,比如幅相平衡,包络平整等,两者是一样的.它们之间最主要的区别体现在DDWS可以实现预帅真,达到更优化的性能.这里只展现DDWS的时域波形.

表3 输出基带信号参数及性能Tab.3 The baseband parameters of the chirp

图4 DDWS(a)及DDFS(b)输出基带的I、Q路及其细节)Fig.4 The output I/Q w aveforms of the chirps by DDWS(a)and DDFS(b)

2.3 正交调制后调制波形及其细节图

表4 500～1 500 MHz的杂散频率及幅度Tab.4 The amplitudes of the spur frequencies between 500～1 500 MHz

将上述基带信号输入到ADL5371,与1 GHz的载波(该载波由HP的信号发生器8663A产生)进行正交调制,调制后的信号频率范围为890～1 100MHz.经测量,波形时域的抖动小于250 ps.调制波形时域图为图5.将采集下来的信号通过MATLAB作FFT,便得到其频谱图,如图6所示.

由频谱图可得,相对于带宽内的均值,二次谐波均值为-39 dB,三次谐波均值约为 -20 dB.500～1 500MH z的杂散频率及幅值如表4所示.用Q值大于5的滤波器,即可将这些谐波及杂散抑制到较低的水平.例如在MATLAB中将其通过Q值为2.5,阶数为128阶的FIR滤波器,即可将最大杂散抑制到 -33.5 dB以下.

图5 正交调制后波形Fig.5 Thewaveform of the signal after I/Qmodulation

图6 正交调制后波形频谱图Fig.6 The spectrum of ch irp signal after I/Qmodulation

2.4 脉冲压缩结果

将示波器采集的调制后信号导入MATLAB,通过滤波,数字下变频,滤波之后得到I、Q两路信号,其组成的复信号频谱图的局部放大如图7所示,带内波纹约为-5.9-(-6.3)=0.4 dB.零频处的直流分量来源于载频泄露,载频经过调制与解调后成为直流.经MATLAB仿真得到,在此实例下,载频泄露约为-43 dBc.

在MATLAB中将其与理想的,同样参数(带宽,脉宽)的chirp信号作为参考函数进行脉冲压缩,所得结果如图8所示.结果表明,最大旁瓣电平为-13.37 dB(DDFS)和-13.29 dB(DDWS),主瓣宽度为6.1 ns,而理想系统的最大旁瓣电平为 -13.27 dB,主瓣宽度为6.0 ns,与理想系统相比,主瓣宽度展宽0.1 ns,最大旁瓣电平有所下降.

图7 解调后chirp复信号频谱图Fig.7 The spectrum of the demodulated chirp signal

图8 实际脉冲压缩结果Fig.8 The com pression results of real pulse

3 小 结

本文介绍了能同时实现直接频率合成(DDFS)及波形存储(DDWS)两种体制的雷达宽带数字chirp产生器设计及实现工作.所研制的数字Chrip的信号带宽为220 MHz,调制器输出的载频泄露小于 -49 dBc,镜像频率抑制为 -41 dBc,在500～1 500MHz频带内的最大杂散为 -25 dB,滤波之后可小于 -33.5 dB.数字下变频及脉冲压缩结果表明该系统能产生性能良好的chirp信号.系统操作灵活方便,可通过预失真优化性能,在很大程度上满足宽带雷达的要求.

[1] 王凡,王岩飞,李和平.基于DDWS技术数字基带信号的产生与主要误差分析[J].电子测量技术,2008,31(8): 20-23.

Wang Fan,Wang Yanfei,Li Heping.Generation and analysis ofmajor error of digital base-band signal based on DDWS technique[J].Electronic Measurement Technology,2008,31(8):20-23.(in Chinese)

[2] 姜行果.基于DDS的线性调频雷达波形发生器的设计与实现[D].北京:中国科学院研究生院(电子学研究所), 2007.

[3] Analog Devices.I/Q调制器ADL5371与双通道、1 Gsps高速DAC AD9779A实现接口[DB/OL].2009-08-10[2011-12-26].http://www.analog.com/static/imported-files/circuit-notes/CN 0017.pd f.

[4] Xilinx公司.V irtex-5 LX FPGA Prototype Platform UserGuider[DB/OL].2011-03-21[2011-12-26].http://www.xilinx.com/support/documentation/boards-and-kits/ug222.pdf

[5] TI公司.CDCM61004(Four Output,Integrated VCO,Low-Jitter Clock Generator)[DB/OL].2011-06-03[2011-12-26].http://www.ti.com/lit/ds/symlink/cdcm61004.pd f.

[6] 田耘,徐文波.Xilinx FPGA开发实用教程[M].北京:清华大学出版社,2008.

[7] Xilinx公司.LogiCORE IP DDSCompiler v4.0[DB/OL].2011-03-01[2011-12-26].http://www.xilinx.com/support/ documentation/ip-documentation/dds-ds558.pd f.