陈景波，丁 旭，江维勇

（常熟理工学院 电气与自动化工程学院，江苏 常熟 215500）

FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物.目前以硬件描述语言（Verilog HDL）所完成的电路设计，可以经过简单的综合与布局，快速地烧录至FPGA上进行测试，是现代IC设计验证技术的主流[1-3].数字频率计在日常生活中是一种非常重要的测量仪器.在利用FPGA对等精度数字频率计的设计中，除了对信号的放大整形电路和结果显示部分外，核心电路是采用Verilog HDL编程，所用器件是Actel公司的FPGA芯片A3P060.在Libero IDE环境下生成网络表下载到FPGA中实现.整个硬件电路结构简单，系统的稳定性高，设计成本低.

1 等精度测频原理分析

图1 等精度测频时序图

1.1 等精度测频原理

基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低，在实用中有较大的局限性.等精度测频方法是在直接测频方法的基础上发展起来的，它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，避除了对被测信号计数所产生的±1个字误差，并且达到了在整个测试频段的等精度测量.其测频原理如图1所示[4，5].

在测量过程中，有两个计数器分别对标准信号和被测信号同时计数.首先给出闸门开启信号（预置闸门上升沿），此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数.然后预置闸门关闭信号（下降沿）到时，计数器并不立即停止计数，而是等到被测信号的……