李 斌,张 磊,张 勇

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

近年来,数字集成电路设计工艺越来越先进,电路规模越来越大,工作频率越来越高,如何使得时序满足设计要求,成为IC设计者必须考虑的问题。对于一些大规模的数据运算电路,其中包含很多运算单元,这些运算单元可能是相同结构的,但是在不同的运算阶段,输入数据可能不同,各个运算单元处于的工作状态是不一样的;为了设计的实现,设计者一般会选择数据运算阶段指示信号来做为全局控制信号,各个运算单元会根据当前全局控制信号的状态值来确定各自的工作状态。

1 时序紧张的GCS

在超大规模电路中,全局控制信号产生来源可能是外部输入信号,或者是内部模块生成,但是都连接到了大部分的二级模块,这些二级模块的工作状态,就由当前的全局控制信号的状态值来进行变换。

全局控制信号的示意图如图1所示,当全局控制信号进入不同的状态时,相关运算单元处于相应的工作模式。

图1 全局控制信号示意图

全局控制信号的逻辑描述语言如下:

if GCS=′1′then

statement;

end if;

上述语言中的信号GCS为全局控制信号。对于全局控制信号的使用,在逻辑设计阶段,由于没有时序信息,通过软件仿真只要满足了功能要求即可。

在综合时,由于没有物理走线的信息,只采用了一个平均的线负载模型,走线延时相对于门延时较小,可以不计算在内;如果时序要求比较宽松,全局控制信号就可以满足约束的要求。……