支持突发传输的嵌入式误码仪设计和实现

2010-09-26王力男王赛宇陈敬乔

无线电工程 2010年10期

王力男,王赛宇,陈敬乔

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

在卫星通信中,卫星信道参数的变化可以通过终端误码形式表现出来。所以通过终端误码率监测,可以检测整个系统的通信质量,辅助系统故障定位。

对于一些特殊的卫星通信系统(如处理转发器)或一些卫通站型,由于配置简单(如野外工作的便携站)或工作环境特殊(太空环境),没有配备或无法配备专用误码仪对整个信道进行测试,所以嵌入到通信终端内部的误码仪是一种便捷的选择,可以在没有专用误码仪的条件下,方便地对终端进行误码测试。由于目前可编程逻辑器件的容量很大,而嵌入式误码仪所占用的逻辑单元仅有二、三百个,因此对整个终端的复杂度影响可以忽略。

通常的误码仪都是匀速时钟和数据,而在突发传输或数据中存在报文分组时,通常的误码仪不能使用,或者需要作复杂的速率适配,硬件开销较大。支持突发传输的误码仪能够简单方面地解决此问题。

1 嵌入式误码仪设计

和通用误码仪相同,嵌入式误码仪主要完成测试序列的发送、接收、误码比对以及误码率计算等。嵌入式误码仪主要特点是以开放代码模块(如VHDL语言)形式存在,预留与调制单元、解调单元之间的数据、时钟和控制等接口,使用者可以方便地把代码综合在各种不同的调制解调设备中。

对于突发传输,可以输入非匀速的时钟与数据;或者收发时钟是匀速的,通过时钟使能来控制数据出入。

1.1 测试序列的选择

测试序列发送单元的主要功能是产生标准测试信元码。为了使测试结果能够正确的反映信道传输质量,要求测试序列必须是具有一定随机性的序列。这里采用和HP 误码仪一致的 215、211、29、26测试序列,并支持16比特长度可编程的测试序列和误码插入。

1.2 测试序列接收及误码检测

测试序列接收单元的主要功能是产生本地测试序列并且同接收序列进行逐一比特比对,不同表示有误码,累加误码个数。

在进行误码比对前,首先需要完成本地测试序列同接收序列的同步。由于收、发采用相同生成多项式的m序列,误码仪的收发同步等效为m序列的相位同步。所以可以根据m序列相位变化的规律,通过连续相位所产生的误码率进行同步判断。具体同步方法为:如果m序列长度为2r-1,截取长度r的接收序列作为本地序列的初相,同时启动本地序列的生成时钟,那么本地序列以当前初相为基准开始相位的连续变化,如果截取的初相中没有误码,说明相位正确,本地序列的相位同接收序列的相位完成同步。如果初相中有误码,本地序列的相位不同于接收序列的相位,由于m序列的随机性,计算出的误码率会远远高于实际误码率,通过门限比较后,进行本地m序列相位的重新截取,再次进行同步判决,直到同步。

通过概率计算和MATLAB仿真可以得到不同误码率下误码仪的同步时间。假定接收序列的误码率为Pe,m序列的长度为2r-1,则正确检测到m序列的初相的概率为:

假定每次同步判决所需的时间为 t,则平均同步时间为:

利用MATLAB对不同误码率条件下平均同步时间进行仿真,仿真条件为:m序列长度为215-1;每次同步判决代价为16个符号(根据不同的符号速率可以等效为同步时间);仿真次数1 000。仿真结果如图1所示。

由图1可以看出,在误码率 1×10-2～1×10-5的变化过程中,同步所需要的平均符号数在逐步减小,当误码率很低时,基本上一次判决就完成同步,即使误码率很高时1×10-2,同步时间变化也不是很大,说明本方法具有较可靠的同步特性。

图1 不同误码率下的平均同步时间

在实际通信过程中,由于通信业务质量的要求,卫星信道误码率一般都保持在1×10-3以上,所以同步时间会很短,同步判决的门限可以设定为5×10-3。

1.3 误码率计算

误码率是误码仪的最后输出。本地序列同接收序列同步后,开始进行总比特数和错误比特数的统计。误码率为统计时间内的错误比特数除以总的比特数。误码率的输出可以以连续方式计算,也可以分组计算。分组计算时,为了测出较低的误码率,分组长度必须很大,如果符号速率较低,完成一次误码率统计的时间会很长(可能超过1小时),应用受到了一定限制,所以该设计的方式采用连续统计方式。

该设计中,误码率计算采用FPGA硬件实现,太高精度的计算不仅消耗FPGA的资源,而且还会增加FPGA的布线难度。所以需要根据实际应用情况,在FPGA资源和计算精度之间进行折中考虑。该设计的误码仪测试的最小误码率值为1×10-12,完全满足卫星信道的实际使用要求。可以计算出,为达到这个精度,总的测试样本数最少要达到240个码元。此外,为了能够连续测量而不会溢出,在总比特数和总错误比特数的统计上均做了相应的限制保护,保护措施为:在统计的总比特数和误码个数不断累加的同时,对总比特数进行判断,如果总的比特数达到240个码元时,对总的比特数和错误的比特数同时除以2,在确保寄存器不溢出的情况下,保证了误码率计算准确度的同时,可以进行长时间的连续测量。

2 误码仪硬件实现

整个硬件结构分成核心模块和误码率计算模块2个主要模块。硬件实现框图如图2所示。核心模块主要包括发送序列生成器、接收端本地序列生成器、同步控制和误码检测等。误码率计算模块主要完成误码统计和误码率计算。为了节省资源,在程序中就已经优化了实现结构,采用了一些类似74系列器件的逻辑实现结构,因为在完成同样功能时,74系列器件的逻辑结构会使用最少的门电路。为了支持突发传输,所有同步逻辑都必须在时钟使能信号控制下工作,此时状态机的转移就必须考虑使能信号的影响。计算误码率需要一个40位除法器,将会占用大量的FPGA资源。因为更新一次误码率的时间为秒级,就能够满足实际需求,所以该设计采用减运算实现除运算操作,大大减少了对FPGA资源的需求。

图2 嵌入式误码仪硬件实现框图

误码仪的实现采用了altera公司的cyclone3芯片,通过quartusII编译后,FPGA的资源占用情况如表1所示。FPGA的逻辑资源只用到了逻辑单元,其它如DSP模块、RAM 模块等都未使用,如此以来,若使用其他型号或厂家的FPGA时,该设计不需要做任何修改。核心模块占用的资源非常少,可以单独使用,误码统计可以用监控CPU来完成,或只用核心模块来大致看看误码情况。

表1 嵌入式误码仪占用资源情况

3 应用情况

该误码测试仪已应用到某种卫星通信系统中,该系统前向链路多址方式为TDM,反向链路多址方式为FDMA。在前向链路中,该误码仪可以对任何时隙的组合进行误码测试,从而在不影响其他用户通信的情况下进行误码测试。反向链路采用了话音激活,通信时为突发传输,该误码仪可以在长时间内对这种突发传输进行误码统计。该通信系统设计时保证了误码率在1×10-3以上,误码仪同步时间不超过18个符号。该通信系统为全国覆盖,采用这种嵌入式误码仪,使得大范围内的误码测试非常方面。