王小华,罗晓曙,殷严刚

摘 要:针对IC前端设计中的关键技术,即将寄存器传输级(RTL)描述的手工综合成门级网表,通过人工参与的方式,运用数字电路设计知识将行为级代码用一些最基本的逻辑门(比如与非门、非门、或非门等)按照对应的综合电路模型得出其相应的门级电路。在ASIC设计过程中运用这种方法,不仅优化电路的结构,且能保证逻辑功能的正确性,同时可降低传输过程中的延迟,提高芯片设计的可靠性。因此,研究ASCI设计中的手工综合具有重要的实用价值。

关键词:专用集成电路;寄存器传输级;门级网表;可靠性;手工综合

中图分类号:TN402.22文献标识码:A

文章编号:1004-373X(2009)20-004-03

Research on Manual Synthesis Based on ASIC Design

WANG Xiaohua,LUO Xiaoshu,YIN Yangang

(College of Physics and Electronic Engineering,Guangxi Normal University,Guilin,541004,China)

Abstract:With the development of ASIC design rapidly,it is key technology of the front-end IC design that the register transfer level description is manually synthesized the register transfer level.Through artificial participation,behave-level code by some of the most basic logic gates(such as nand-door,non-door,nor-door,etc.) gets the corresponding gate-level circuit according to the corresponding synthesized circuit model.Such methods used in ASIC design not only can optimize the circuit structure,but also can guarantee the correct logic function.At the same time,it can reduce the transmission delay and improve the reliability of chip design.Therefore,research on the ASCI design by manual synthesis is of practical value.

Keywords:application specific integrated circuit;register transfer level;register transfer level;reliability;manual synthesis

0 引 言

随着专用集成电路(Application Specific Integrated Circuit)设计的迅速发展,将寄存器传输级(RTL)描述的手工综合成门级网表,是IC前端设计中的关键技术[1]。在当前IC设计中,通常在行为级功能验证后,采用软件进行自动综合的方式。这种方式虽然缩短了ASIC设计的周期,但是利用软件综合的门级电路存在很大的冗余,从而影响到整个芯片的版图面积和延时。如果采用手工综合,则会得到最简的电路结构和最少的线路延时。在总体上,手工逻辑综合可分为时序逻辑综合和组合逻辑综合[2]。

在此,以成功开发的无线发码遥控编码芯片为实例,详细介绍手工综合RTL级代码的理论依据和实用方法,重点介绍时序逻辑综合的实现方法,将时序逻辑综合的实现方法归纳出各种描述的一般特征,将用户多种多样的描述归整为五种形式,避免了综合过程中的盲目性,使得整个综合过程有据可依,从而提高综合的效率和准确性[3],并对手工综合进行深入的研究。……