文／刘雷波

如何确保CPU芯片的硬件安全，是学术界和产业界一直面临但尚未解决的国际公认难题。清华大学硬件安全与密码芯片实验室团队提出了基于高安全、高灵活可重构芯片架构的“CPU硬件安全动态监测管控（DSC）技术”，可有效应对CPU硬件漏洞威胁，首次实现了芯片内第三方硅监控的CPU硬件安全解决方案，大幅提升CPU芯片的硬件安全性。

CPU芯片是计算系统中的核心部件。CPU硬件安全的攻击可能带来灾难性的后果，比如，去年被曝光的“熔断”“幽灵”CPU硬件漏洞，主流高性能处理器几乎无一幸免，现存亿万台服务器、台式机、手机存在信息泄露风险，引发了安全领域的一场大地震。

实际上，随着计算机和半导体技术的发展，CPU芯片已经成为高度复杂的芯片，其设计、制造、封装及测试等过程涉及到全球化的产业分工，对所有环节实施有效监管几乎不可能。

要在组成CPU的数十亿到上百亿颗晶体管中发现仅由数十颗晶体管就可以组成的恶意硬件，也是不可能完成的任务。而人为疏忽或技术限制造成的硬件漏洞，更是难寻踪迹，防不胜防。

传统的通过检查CPU芯片的设计源码、网表、版图、管芯来查找恶意硬件和硬件漏洞的方法，就如同大海捞针，完全不可行。除硬件漏洞以外，还包括后门，例如CPU内嵌子系统PSP，可被远程控制；前门，例如CPU微码（uCode，即CPU硬件补丁）被恶意利用后，可改变指令行为；其他一些可能存在的恶意硬件，例如硬件木马等。

清华大学研发的这项新技术可通过动态、实时监控CPU运行过程中的“合法行为”来发现“非法行为”，从根本上克服了传统的CPU安全隐患、技术漏洞难以被监测和发现的困难。硬件木马、硬件漏洞（如“熔断”“幽灵”）、硬件后门，以及恶意利用硬件前门的行为，都能被该技术迅速发现并根据需要进行管控。

DSC技术充分利用了可重构动态监测管控芯片的特性，能够在CPU运行过程中快速检测出由于遭受恶意硬件攻击或者由于硬件漏洞、前门、后门被非法利用而引起的CPU非预期行为。在此基础上，再根据用户需要对CPU芯片进行技术管控，例如，在检查出非预期行为后，可随即暂停CPU的工作，可报警并继续收集攻击数据然后再暂停CPU的工作，也可切断恶意硬件攻击的信号路径等。

该技术将CPU从逻辑上分为两部分：一部分是CPU运算引擎，另一部分是CPU监测管控电路。其中，运算引擎用于完成通常的运算任务，而监测控制电路则借助可重构计算逻辑。在不影响运算引擎正常工作的情况下，通过对比CPU运行时硬件的实际行为与指令集给出的预期行为的差异，来实时判断CPU是否产生了非预期的操作，进而判定其是否存在硬件安全威胁。

基于这一技术和相关芯片，设计完成了首款具备硬件安全管控能力的服务器CPU芯片。目前，有多家服务器企业已基于该技术完成了高性能商用服务器的研制，部分产品已上市销售。