集成电路动态闩锁效应检测方法研究

2018-11-06黄东巍蔡依林任翔

电子元器件与信息技术 2018年8期

黄东巍，蔡依林，任翔

（中国电子技术标准化研究院，北京 100176）

0 引言

闩锁效应是CMOS工艺所特有的寄生效应,效应严重时会导致电路失效甚至芯片烧毁。在军用集成电路检验中，用户极为关注电路抗闩锁能力，很多产品的考核中都增加了闩锁试验项目。目前，国内闩锁试验均是在器件静态条件下进行，无法在真实环境和恶劣条件下对器件进行考核。

目前，国内军用集成电路闩锁试验依据是SJ 20954-2006，该标准中电路稳定在静态并施加EOS（过电压/电流）应力触发，以检测电路的抗闩锁能力。但随着集成电路工艺的发展和在实际检测过程中遇到的问题，我们发现依照SJ 20954进行试验存在如下缺陷：

（1）现有标准未涵盖器件动态闩锁试验。按SJ 20954规定在进行试验时，除去特殊预置引脚外，其余I/O管脚先后全接高电平、全接低电平进行过电压、过电流试验，这种引脚的偏置状态与集成电路实际使用条件下的I/O管脚逻辑状态存在极大的偏差。集成电路在实际使用时，引脚的输入逻辑状态是根据需要实时改变的，而在不同的逻辑状态时，寄生的SCR结构是不一样的。CMOS是大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，CMOS电路的主要优点是它只有在逻辑状态转换时才会产生较大的瞬态电流，而在稳定状态时只有极小的电流，工作状态下电路发生闩锁的风险远高于稳定状态。因此按照SJ 20954进行的静态闩锁不是产品较恶劣的工作状态，检测出的抗闩锁能力难以表征集成电路在工作状态下的实际抗闩锁能力。

（2）随着工艺技术发展，集成电路出现新的闩锁失效机理。在传统闩锁失效分析中认为VDD和GND之间的SCR结构被外界因素触发进入正反馈从而失效。但相关研究发现在0.13um以下工艺制造的集成电路中，由于存在多种数模信号输入，因此设计中包含多个电压域。将更高的供电电压系统集成到更低的混合电压工艺中的努力，引发了不同电源间SCR存在闩锁的风险,但在SJ 20954中并没有考虑这种失效路径。

为此，急需开展集成电路在动态工作条件下的闩锁试验方法和测试方法研究，可模拟在真实空间环境和恶劣条件下对器件进行考核，为军用集成电路产品的闩锁效应检测提供依据，今后将依据该方法检测集成电路的真实抗闩锁防护能力。

1 闩锁效应基本原理及标准分析

1.1 闩锁效应原理

闩锁效应就是指CMOS器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作甚至烧毁器件的现象。这种寄生双极晶体管存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等.

CMOS电路的阱结构最主要的问题在于会触发闩锁现象，它是由寄生的PNPN双端器件在一定的条件下形成的[1-5]。闩锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是发生在外围与输入／输出有关的地方；另一种是发生在芯片的任何地方(如由辐射引起的闩锁)，实际应用中较常遇到的是前一种情况。

1.2 闩锁效应标准分析

目前在集成电路抗锁定能力试验方法的标准制定方面，国外有包括电子工业协会/电子器件联合工程协会、美国国防部、美国汽车电子协会、日本电子工业联合会和国际电工委员会等组织机构制定出了相关的标准[6-9]。

电子工业协会/电子器件联合工程协会于1989年发布实施了JESD17《CMOS集成电路的锁定试验》，之后在1997年发布了名为《集成电路（IC）锁定试验》的JESD78号标准。1999年JEDEC发布公告JESD17被JESD78替代而废止。2011年JEDEC发布实施了JESD78D版。目前JESD78已成为半导体集成电路业界测试集成电路锁定效应测试的事实标准。

JESD 78规定了电流锁定和过压锁定两种试验方式。电流锁定试验适用于集成电路的输入、输出和可配置的I/O引出端试验，又分为正电流试验和负电流试验。过压锁定试验则针对集成电路的电源电压引出端进行。JESD78中规定了集成电路在动态条件下的锁定试验方法，称为“器件的动态试验”。动态试验主要针对在正常工作条件下有时钟或其他时序信号输入的集成电路，但是JESD78中未给出具体对集成电路施加何种信号，不具备可操作性。

目前，国内军用集成电路闩锁试验依据是SJ 20954-2006[10]，该标准中电路稳定在静态并施加EOS（过电压/电流）应力触发，以检测电路的抗闩锁能力。但随着集成电路工艺的发展和在实际检测过程中遇到的问题，我们发现依照SJ20954进行试验存在诸多问题，比如不能准确检测集成电路动态闩锁、不能发现集成电路较恶劣工作状态、检测数据不稳定等，极易造成军用集成电路考核要求的不统一以及科学性、合理性方面的欠缺。

2 动态闩锁方案

选取国产12位双通道数模转换器和国产可编程逻辑阵列进行动态闩锁试验研究。

12位双通道数模转换器采用0.5μm 2P3M N阱CMOS工艺生产；可编程逻辑阵列由0.25µm N阱CMOS工艺制造而成。

2.1 动态配置方案设计

FPGA闩锁试验选择某国产器件，电路封装PGA560，系统门数100万门，选用行军标SJ20954-2006中的失效判据：当电路过压或电流试验后，电源电流超过触发前电源电流(Inom)的1.4倍或Inom+10mA（取其大者），则判定失效。具体配置方案如下：

电路内核电源电压VCCINT(-0.5V-3V),输出驱动电压VCCO(-0.5-4V),测试时，按照标准要求，可以最大给电源电压过压至1.5倍。选择主串模式进行动态闩锁试验。FPGA工作于10MHz时钟频率条件下。

动态闩锁程序配置如下：同时将FPGA内部所有的BRAM例化为双口RAM，分别从两个方向进行读写55、AA操作，并回读判断数据的正确性。内部逻辑资源运行大的计数器，保证比较大的LUT利用率，将计数器的高位输出至管脚进行监测。

FPGA内部资源利用率达到70%。

图1 FPGA内部BRAM 配置Fig.1 FPGA internal BRAM configuration

同时，根据D/A电路的动态运行状态，在闩锁试验时，条件配置如下：

时钟输入端通过外围信号源给电路提供信号（信号频率10MHz）。数字电源DVDD和模拟电源AVDD为不同电压域，电压幅值相同（3.3V或5V）。 SLEEP端口下拉至低电平，保持电路正常工作。输入数字信号端通过信号源外接信号用于模拟真实使用环境。其余未特殊标注的端口在高电平和低电平下都需要试验,以模拟真实应用环境下的各种高低电平条件下的具体影响。

2.2 试验程序设计

图2 动态闩锁试验程序Fig.2 Dynamic latch-up test program

首先对全部样品进行静态条件下的闩锁试验。D/A和FPGA均在静态条件下进行试验，不施加时钟和时序信号，FPGA内部不配置任何程序。各组电源均为1.5倍拉偏且上电时间均设置为固定值。进行试验时，各个I/O管脚分别拉高和拉低并施加-200mA-200mA的拉电流和灌电流，电流步进为50mA，判断该I/O管脚上施加电流是否导致器件发生闩锁效应。同时对电源管脚进行过压试验，判断是否导致器件发生闩锁效应。具体失效判据：当电路过压或电流试验后，电源电流超过触发前电源电流(Inom)的1.4倍或Inom+10mA（取其大者），则判定失效。然后对全部样品进行动态条件下的闩锁试验。

对于D/A，时钟端施加10MHz的时钟，数字输入端分别施加数字信号，使得D/A工作于实际工作条件下, 各组电源均为1.5倍拉偏且上电时间均设置为固定值。进行试验时，各个I/O管脚分别拉高和拉低并施加-200mA-200mA的拉电流和灌电流，电流步进为50mA，判断该I/O管脚上施加电流是否导致器件发生闩锁效应。

对于FPGA，时钟端施加10MHz的时钟，对FGPA进行程序配置，保证70%左右的资源利用率。将内部所有的BRAM例化为双口RAM，分别从两个方向进行读写55、AA操作，并回读判断数据的正确性。内部逻辑资源运行大的计数器，保证比较大的LUT利用率，将计数器的高位输出至管脚进行监测。进行试验时，各个I/O管脚分别拉高和拉低并施加-200mA-200mA的拉电流和灌电流，电流步进为50mA，判断该I/O管脚上施加电流是否导致器件发生闩锁效应。同时对电源管脚进行过压试验，判断是否导致器件发生闩锁效应。

对全部样品进行改变上电时间和上电顺序等动态条件下的闩锁试验，以明确上电时间和上电顺序对于动态闩锁效应的具体影响。

对各项试验结果进行对比分析，以明确动态条件对于闩锁效应影响。