杨春华，王星宇

(中国船舶重工集团公司第723研究所，扬州 225001)

一种改进的数字信道化方法

杨春华，王星宇

(中国船舶重工集团公司第723研究所，扬州 225001)

数字信道化接收机要求具有实时分析处理大量数据的能力。设计实现了一种改进型数字信道化信号处理算法，该算法采用先进行数字下变频，后抽取滤波的方法，并利用现场可编程门阵列(FPGA)的并行处理完成了算法设计。给出了关键滤波器的设计，仿真结果验证了算法的有效性。

数字信道化；数字下变频；抽取滤波；现场可编程门阵列

0 引 言

现代电子战要求信息获取快而准,这就要求对系统侦察到的信息进行实时处理。然而对模拟信号进行实时处理设备量很大,较难实现。数字信道化接收机可通过数字处理的方法,利用高速处理芯片来解决雷达信号和干扰信号的实时处理问题,提高整个运算速度。本文在常规多相滤波器[1]的结构基础上提出了一种工程上可行的改进型数字信道化信号处理算法。在原有基础上降低了处理速度，解决了信道化接收机的实时处理问题。

1 数字信道化的原理

数字信道化基本原理均是从多相滤波器结构演变而来[2-3]。基于多相滤波器结构的数字信道化方法如图1所示。它的所有运算在抽取以后进行，可以大大降低信号处理的实现难度。

对于复信号，整个频段如图1划分，划分为D个信道。

图1 数字信道化的原理框图

由图2可知，第k路的信道输出：

(1)

图2 复信道划分

(2)

(3)

(4)

由式(4)即得图3所示结构。

图3 信道化的算法实现

对这种方法的一个简单理解是：先根据所需信道数目对频段进行一定的划分，对于实信号采样率为fs的系统，所能处理的最大有效带宽为fs/2，若将fs/2的有效带宽划分为N个信道，则每个信道的带宽为fs/N/2，中心频点分别为nfs/N/2，其中n=0，…，N-1。在获取第m个信道信息的过程中，可先将该信道的中心频率从mfs/N/2搬到0频，即对A/D采样所得的数据乘入复数因子e-jmfs/(2N)，然后采用低通滤波器滤出所需信道数据，并可进行一定数量的抽取。这种处理方式带来的好处是：N个信道都可采用相同的低通滤波器来滤波，不同的是不同的信道在进行频谱搬移的过程中乘入的复数因子不同。而该复数因子正好是2N点快速傅里叶变换(FFT)运算的因子。假如要进行64信道的分割，则需要对低通滤波器进行128倍的抽取，并进行128点的FFT运算。

对于单个通道而言，假设数据接收单元接收从前端A/D器件输出的位宽8 bit、速率1 000 MHz的数据流，然后将其送入抽取率为128的多相滤波器组进行滤波和分路处理。滤波器的设计是根据信道数目和相邻通道之间的隔离度需要来设计的，一般为低通有限冲激响应(FIR)滤波器，可借助MATLAB软件来确定滤波器系数，并将滤波器系数分成128组，如图4所示。

图4 信道化处理框图

对输入数据x(n)进行128倍降速分路处理，所得的128路低速数据流分别进入128个滤波器组；对128个滤波器组的输出y(n)进行128点的FFT变换，所得输出的Y(0)到Y(63)对应的值就是64信道的信道化输出结果。

2 改进的信道化处理方式

2.1 信道化算法设计

和上节的原理类似，我们在具体实现中采用了另一种改进的方式：先对A/D采集所得的1.2 GHz数据流、中频500 MHz的实信号做数字下变频处理，将500 MHz的中频搬移到0频，并进行2倍的抽取滤波处理，从而获得500 MHz的基带I、Q复信号数据流，然后再对该信号作64倍降速分路处理，所得的64路低速数据流分别进入64个多相滤波器组；并对64个滤波器组的输出y(n)进行64点的FFT变换，所得输出的Y(0)到Y(63)对应的值就是64信道的信道化输出结果。这样做虽然增加了前面的下变频处理环节，但它降低了后端的处理速度要求和FFT运算的点数要求。

图5和图6给出了正交下变频和64信道化框图。

2.2 2倍抽取抗混叠滤波器设计

在滤波器的设计中，采用MATLAB的FDATOOL工具来进行设计，参数选择如下：滤波器类型：低通(LOWPASS)；fs=1.2；fpass=200 MHz；fstop=250 MHz；带内纹波：0.3 dB；带外抑制：60 dB。如图7所示，设计所得滤波器阶数为49阶。

图5 数字正交下变频

图6 64信道化框图

图7 混叠滤波器设计

2.3 多相滤波器设计

采用MATLAB的FDATOOL工具来进行设计，参数选择如下：滤波器类型：低通(LOWPASS)；fs=500 MHz；fpass=3.9 MHz；fstop=7.7；带内纹波：0.5 dB；带外抑制：50 dB。如图8所示，设计所得滤波器阶数为256阶。将滤波器系数h(0:255)分成64组，分配方式为：第i组滤波器系数的第k个系数为hi(k)=h(64k+i)。

图8 多相滤波器设计

2.4 64点FFT运算IP设计

对于64点FFT运算在FPGA中的实现方法有很多种，可以自己根据算法搭建，也可以采用FPGA开发软件提供的IPCORE来实现。为了减少设计量，这里选用后者来实现。FPGA开发软件提供的免费IPCORE一般是单路输入，对于流水处理方式，单个IPCORE能处理的数据率由该模块的处理时钟决定，对于VIRTEX5系列的器件，处理时钟一般可达300 MHz左右。假如要求1.2 GHz的数据率，可采用4个IPCORE并行处理的方式来实现。具体实现结构如图9所示。

图9 64 FFT

图9中，每个数据缓存单元分成A、B两区。开始先将数据以1.2 GHz的速率放入数据缓存1的A区中，等到放满128个数据后，开始向数据缓存2的A区存放，并同时启动FFT IPCORE1以300 MHz的速率、流水的工作模式从A区取数据进行计算；如此依次向下进行，当数据缓存4的A区存满数据后，数据便向数据缓存1的B区存放，当B区存满时，数据开始存入数据缓存2的B区中,此时FFT IPCORE1正好完成对数据缓存1中A区的数据提取，开始从B区取数据进行计算，如此循环。经过一定的运算时间后，从各个FFT IPCORE的输出就是FFT运算的结果。

2.5 信道化处理结果仿真

输入信号：510 MHz和550 MHz 2个信号(模拟信号的频率)，显示每个信道的输出结果的频谱，纵坐标表示频谱幅度(dB)。

图10 显示1～4信道频谱

图11 显示5～8信道频谱

对于510 MHz的中频、64信道处理系统，510 MHz应位于2信道，550 MHz应位于7信道。

从图10、图11中可以看出仿真结果与理论分析一致，由于在信道划分过程中滤波器过渡带的影响，相邻信道之间的信号衰减不大，间隔信道间的信号抑制为50 dB，与滤波器50 dB的带外抑制设计一致。在后端的信道选择过程中可通过简单判断相邻信道之间的信号强弱来确定信号的信道归属。

3 结束语

本文分析了信道化的基本原理，提出了一种变通的信道化处理方式，给出了关键模块的算法设计。仿真实验结果验证了算法的有效性。本文只给出了一种通用的数字信道化方法的实现，但是对于同一通道多信号的检测以及宽带跨通道信号检测还需要进一步研究。

[1] 张嵘.宽带高灵敏度数字接收机[D].成都:电子科技大学，2002.

[2] 董孝东.通用侦察接收机建模与实现技术[D].西安：西安电子科技大学,2005.

[3] 赵静.数字信道化接收机的数字处理[J].航天电子对抗，2005(6)：58-62.

A Modified Digital Channelized Method

YANG Chun-hua,WANG Xing-yu

(The 723 Institute of CSIC,Yangzhou 225001,China)

The digital channelized receiver is required to have the ability analyzing and processing a mass of data in real time.This paper designs a modified digital channelized signal processing algorithm.The algorithm uses the method performing digital down conversion before extracting filtering,and uses the parallel processing of field programmable gate array (FPGA) to design the algorithm.The key filter design is given,and the simulation result validates the validity of the proposed algorithm.

digital channelization;digital down conversion;extracting and filtering;field programmable gate array

2015-12-31

TN971.1

A

CN32-1413(2016)06-0100-04

10.16426/j.cnki.jcdzdk.2016.06.021