一种船用导航雷达回波高分辨显示装置的设计

2015-04-25汪永军闫冯军莫红飞张宏财

舰船电子对抗 2015年6期

汪永军，闫冯军，莫红飞，张宏财

（中国电子科技集团公司第38研究所，合肥 230088）

0 引言

数据处理单元作为船用导航雷达系统中的核心部分，完成对导航雷达上单元的工作模式控制、回波的采集和信号处理、雷达图像的显示控制。高分辨率回波图形显示是系统的难点，现有的雷达数据处理系统的显示控制方案一般可以分为2种。第1种是基于嵌入式“信号处理器（DSP）＋微处理器”方案［1］，DSP负责雷达上单元数据的采集和处理，处理后的数据通过高速接口传送给微处理器。微处理器中自带硬件的显示控制器，可以驱动显示绘图阵列（VGA）、高清晰多媒体接口（HDMI）等通用接口的显示器显示图像。第2种是基于“FPGA＋SDRAM＋微处理器”的解决方案［2］，FPGA先对模拟数字转换器（ADC）后的雷达回波数据进行处理，处理后的数据保存于外部同步动态随机存储器（SDRAM）中。微处理器运行操作系统和雷达图形用户接口（GUI）软件，完成字符标志界面（二次显示图像）的处理，通过微处理器和FPGA间的内存映射接口，将二次显示图像信息送往FPGA，在FPGA中完成雷达回波数据和二次显示图像的叠加处理，FPGA再产生符合显示器要求的显示控制时序，将视频数据送到显示接口，实现图像显示。

以上2种方法都存在明显的缺点，“DSP＋微处理器”架构简单，DSP完成数据处理后，传送给微处理器显示。但DSP不容易实现时序逻辑控制，且微处理器自带的显示控制器性能较弱，只能满足低分辨率显示，DSP和微处理器之间大量的回波数据传输也容易产生瓶颈。“FPGA＋SDRAM＋微处理器”架构在FPGA内部实现视频叠加算法和显示驱动时序，不受微处理器本身自带显示控制器的限制，可以实现高分辨率的显示。但是用FPGA实现视频叠加算法和显示驱动时序非常复杂，难度很大，修改不便，升级维护困难。

1 FPGA＋ARM系统架构

1.1 系统架构描述

设计一种更加简单的系统架构，满足船用导航雷达数据处理的所有功能，并且能实现高分辨率的回波显示。在同一硬件平台上，通过软件模块的修改或裁减，可以满足不同分辨率的显示需求，也可满足船用导航雷达的高、中、低端配置，更容易升级和维护。如图1所示，船用导航雷达数据处理单元采用“FPGA＋ARM处理器”的系统架构，支持高分辨率显示器，该架构简单清晰。

图1 “FPGA＋ARM”架构

1.2 系统工作流程

系统工作流程框图如图2所示，ADC模块采集雷达上单元的模拟回波，并将采样的数字信号送入FPGA，在FPGA完成回波的去噪声畸值、峰选／插值、信号处理、回波扩展、回波数据打包、先进先出（FIFO）回波缓存等功能。ARM处理器调用直接存储器访问（DMA）读取回波数据，完成极坐标向直角坐标的转换，然后更新回波层画面。作为通用型的船用导航雷达数字化处理平台，需要在FPGA和ARM平台上完成船用导航雷达数字终端的所有功能。

图2 基于ARM平台船用导航雷达回波高分辨显示处理流程框图

ARM处理器平台除了需要完成高分辨率的回波显示外，还要完成自动雷达标绘仪（ARPA）目标跟踪及字体符号层画面更新、接入外部传感器（GPS、罗经、舰船识别系统（AIS）、计程仪）数据及IEC61162格式解析、人机交互操作命令响应、电子海图层画面更新和刻度线层画面更新。FPGA还要完成点迹提取、点迹数据打包和FIFO点迹缓存，然后通过输入／输出（I／O）将数据传输给 ARM 处理器。

1.3 关键技术要求

FPGA的逻辑资源和RAM资源要足够，内部的RAM资源足够回波数据和点迹数据的缓存。ARM处理器自带的显示控制器分辨率可以达到1 600×1 200以上，这是满足高分辨率回波显示的基本条件，利用ARM处理器自带的高分辨显示控制器比在FPGA中设计显示控制接口难度降低很多，而且性能和可靠性得到保证。

利用ARM处理器实现高分辨回波显示，需要采用多种方式降低中央处理器（CPU）资源占用，提高CPU使用的效率。具体措施如下：（a）调用DMA控制器读取回波数据，可降低CPU资源占用；（b）极坐标转换直角坐标过程中，有大量的三角函数和乘法运算，将运算后的直角坐标数据作为二维矩阵保存在缓存中，极坐标通过查找表映射的方式获得对应的直角坐标值，避免了大量的运算，极大降低了CPU资源占用；（c）显示器画面分层更新，整个视窗由底至上分为5层：刻度线层、电子海图层、回波层、字体符号层、人机界面层。只有每层的数据改变时，才更新相应层的画面，其他层画面保持不变，也可极大降低CPU资源占用。

2 功能模块实现

2.1 去噪声畸值

FPGA接收ADC模块的原始回波，首先经过“去噪声畸值”模块处理，滤除奇异值。基本思想是将雷达休止期的采样值求平均，得到的数值即是系统噪声平均值N，采集样本数越大，平均值越稳定。噪声范围大约在N＋7和N－7之间，假如采样目标回波宽度至少有M个数值点，因此，去噪声的准则为：“只有采样数值大于N＋7，且连续超过M个数值才认为是正常回波，否则作为奇异值剔除”。

2.2 峰选／插值

峰选／插值模块将不同量程下采样的回波映射到屏幕600个像素上。船用导航雷达的量程范围一般为0.125～96 nm，不同量程下的采样数据量差异很大，假如屏幕上用于回波显示的像素半径为600个，则不论采样数据量的大小，均要映射到600个像素上显示，对于小量程（如0.125 nm），则要插值补充至600个。对于大量程（如96 nm），则将数据分为600段，然后再选每段的最大值，完成数据的抽取工作。

2.3 信号处理

信号处理模块完成有用信号的提取，无用杂波的抑制，主要包括：回波视频积累，提高信噪比；恒虚警处理，抑制虚假目标；同频干扰抑制，避免受同频率雷达辐射影响；海浪抑制，抑制海杂波；雨雪抑制，抑制雨雪杂波；增益调节，调节目标输出的切割门限，切割门限以上输出，切割门限以下不输出。

2.4 回波扩展

回波扩展模块用于扩大目标在屏幕上显示，方便观察。逐次判断回波在距离向的值，当目标的幅度值增加时，大于N＋7即认为目标开始；当目标的幅度值减小时，小于N＋7即认为目标结束。当目标结束时，将前一个像素的幅度值赋值给后续的m个像素，目标在屏幕上的显示即可增加m个像素。

2.5 回波数据打包

回波数据打包模块将每个触发的采样数据按照传输协议编排，编排规则为：为了减小FPGA与ARM之间传输的数据量，将8 bit采样值的映射为显示类型2 bit，当采样幅度值大于N＋7，则认为目标存在，对应的像素位置赋值“11”；当采样幅度值在N＋7～N－7范围内，则认为是系统噪声，对应的像素位置赋值“10”；当回波幅度值在N－7以下时，认为是清洁区，对应的像素位置赋值“00”。这样，数据量可以降低为原来的1／4。ARM处理器将显示类型“11”用高亮度显示，表示目标回波；显示类型“10”用较低亮度显示，表示背景噪声；显示类型“00”，用无亮度显示，表示清洁区。

2.6 FIFO数据缓存

FIFO缓存模块保存回波数据，使用FPGA内部RAM资源，FIFO容量为16 kbit，位宽16 bit，当FIFO容量半满时，发出中断信号，触发ARM处理器读取回波数据，ARM调用DMA控制器读取FIFO数据，可以降低CPU的负担。

2.7 坐标转换

坐标转换模块是将极坐标转换为直角坐标。极坐标转换直角坐标过程中，有大量的三角函数和乘法运算，实时浮点运算占用大量的CPU资源。因此，ARM处理器上电运行时，将方位和距离向组成二维数组，运算后的直角坐标数据缓存在二维矩阵中，雷达回波的极坐标通过查找表映射的方式获得对应的直角坐标值，避免了大量的运算，极大地降低了CPU资源占用。最后在回波层进行图像更新。

2.8 点迹提取

点迹提取模块用于从回波中提取数据点，首先判断回波的开始沿和结束沿，然后进行距离向和方位向凝聚，1个目标回波只有1个点迹，点迹包含方位和距离信息。然后数据打包，再进入FIFO缓存模块保存，当FIFO容量半满时，发出中断信号，触发ARM读取回波数据，因点迹数据量比回波小很多，ARM通过IO口读取点迹数据。