丁正刚 ， 侯春宇 ， 于庆法 ， 姜亚祥

（1.中国科学院 空 间科学与应用研究中心，北京 1 00190；2.中国科学院大学 北 京 1 00190）

目前，脉冲超宽带信号的接收方法主要包括阈值检测、能量检测和波形相关检测等，阈值检测、能量检测检测误差大，抗噪声性能较差。将超宽带脉冲信号采样、数字化之后再进行信号检测，具有算法设计灵活，检测误差小和抗噪声性能优良的特点[1]。本文基于软件无线电的思想设计了一款超宽带数字相干接收机。IR-UWB信号由天线接收后，经低噪声放大器放大后进行采样，采样后的数据由FPGA接收并进行处理。由于IR-UWB信号的带宽宽（GHz量级），所需采样的速率为数GHz，采样电路的设计是接收机设计的重点。一般来说，高速采样的解决方案有两种：一种是采用并行低速采样器组等间隔的进行采样[2]；另一方案是使用一片超高速ADC进行采样。现在生产的高速ADC一般都采用了多通道技术，同时在采样后都会有片内的降速接收的逻辑电路，使用户更易处理接收到的高速数据流。

NS公司的ADC08D1XX系列是一类实用性很强的高速ADC系列，该系列ADC为8位双通道A/D转换器，采用双通道交织时，其最高采样速率从1 GHz到3.4 GHz。这一系列的引脚分布和封装都相同，可以根据用户需要升级到最高3.4 GHz的采样速率，而外围电路不需要做改变。本设计的高速采样模块选用的是ADC08D1000[3]。ADC08D1000是ADC08D1XX系列中的一款高速模/数转换芯片，其时钟和数据的输入输出均采用差分形式，典型功耗1.6 W。它具有双通道结构，每个通道的最高采样率可达1.3 GHz，分辨率为8 bit，双通道交织采样时可达到2 GHz的采样率。

本文在接下来将分别对数字相干接收机的设计方案、高速ADC电路的设计、高速电路的设计、FPGA设计进行介绍，最后将介绍数字相干接收机测试结果。

1 数字相干接收机设计方案

数字相干接收机主要由电源模块，高速ADC，高速时钟电路，FPGA，接口电路等组成。图1为数字相干接收机系统框图。

图1 系统框图Fig.1 System block diagram

IR-UWB信号由天线接收后通过芯片RELAY-RF303，经过直流耦合或者交流耦合通路，然后选择经过BALUN或是差分放大器输入到ADC的模拟信号输入端。而后高速ADC在精准的时钟控制下对信号采样，采样后的高速数字信号传输给FPGA，FPGA计算的相关结果通过USB接口上传到PC机。

对电路的控制和ADC输出数据的接收和相关运算处理是FPGA完成的。文中FPGA采用Xilinx公司FPGA-Virtex4。

高速ADC的采样时钟信号有两种方案：一个是锁相环路产生的1 GHz的时钟，一个是接收板外部输入的时钟信号。

2 高速ADC电路设计

本文高速采样电路选用的芯片是ADC08D1000。ADC08D1000是原美国国家半导体公司（现被TI收购）推出的一款高速模/数转换芯片，其时钟和数据的输入输出均采用差分形式，典型功耗1.6 W。它具有双通道结构，每个通道的最高采样率可达1.3 GHz，分辨率为8 bit，双通道互插采样时可达到2 GHz的采样率。内部集成了1:2的数据多路分离器（DMUX）和 LVDS输出缓冲器可以降低输出数据率方便与多种类型的高速 FPGA直接相连实现高速率的数据存储和处理。为了补偿由于器件参数离散和传输路径差异所造成的采样数据误差，该ADC具有针对每路ADC数据的积分非线性（INL）、增益（Gain）、偏置（Offset）、相位（Phase）的控制和校正。

输出时钟DCLK用于外部器件锁存数据，当采用DDR（Double Data Rate）模式输出数据时，ADC内部做串并转换，输出时钟为采样时钟的二分频。这种方式降低进入FPGA的时钟速率为采样频率的1/4，为后续数据处理提供方便。输出CalRun用于指示芯片的自校准状态过程，OR用于指示输入是否超出量程。ADC08D1000的结构如图2所示。

在本系统中，采用串行接口配置ADC08D1000的工作模式，两个ADC模块都为I通道使用，进行双通道互插采样，采样数据为DDR模式输出。IR-UWB信号经过微波放大器放大后，通过I通道进入该芯片，采样输出四路DDR模式数据。

由于从天线输出的信号为单端信号，而ADC的模拟输入端为差分形式，所以需要在信号进入ADC前将信号由单端信号变差分信号，在其前端加入巴伦和差分放大器LMH6555，使用FPGA控制RELAY进行选择是否对输入信

图2 ADC08D1000的结构框图Fig.2 ADC08D1000 block diagram

3 高速时钟设计

时钟信号的质量是决定采样系统性能的关键因素，也是高速数据采集系统的难点。反映时钟质量的指标主要有两个：相位噪声和相位抖动。在高速电路中，采样时钟的抖动必然造 成采样点的偏离，从而导致系统整体性能的下降。主要在对采集数据信噪比和有效位数的影响上[4]。

本设计采用两种时钟提供时钟信号：一个是电荷泵型集成锁相环作为时钟源，一个是接收板外部输入的时钟信号，由FPGA控制使用哪路时钟作为有效的采样控制时钟。

锁相环核心芯片为美国国家半导体公司的LMX2312U[5]，与压控振荡器和二阶无源环路滤波器组成锁相环。其中二阶无源环路滤波器是环路的重要部分，决定了环路的频率特性。

电荷泵型频率合成器，通常由鉴相器、电流型电荷泵、可编程数字分频器（包括主分频器和参考分频器）组成。采用该频率合成器PLL电路的基本组成如图3所示。鉴相器数字比相产生的电流序列脉冲经电荷泵电路输出到环路滤波器，并转换成VCO的控制电压。图4描述了在锁定状态下，锁相环路相位的线性化数学模型。

图3 锁相环路基本组成Fig.3 Basic Phase-Lock-Loop （PLL）configuration

图4 锁相环线性化模型Fig.4 Linearized model of Phase-Lock-Loop （PLL）

由此，可得到开环、闭环增益，其表达式分别如式（1）、（2）所示，其中 Z（S）表示环路滤波器的传递阻抗；KΦ表示鉴相器的鉴相灵敏度，等于鉴相器输出电流与两输入信号的相位差之比；KVCO表示VCO的调谐灵敏度；N表示主分比，等于VCO的输出频率与鉴相频率之比。

VCO所选用型号为VCO190-992TY；环路滤波器选用二阶无源滤波器。参考振荡器输出频率20 MHz，频率稳定度优于1×10-8。频率综合器中可编程分频比，由控制模块设置和控制。输出功率由低噪声放大器和衰减器调节。锁相环结构框图如图5所示。

图5 锁相环结构框图Fig.5 Frame diagram of Phase-Lock-Loop （PLL）

4 FPGA设计

FPGA对采样后数据的处理主要包括3方面：差分至单端信号转换、串并转换、二进制补码转换。

ADC08D1000的采样数据和锁存时钟都是以差分形式输出的，采用LVDS_25差分信号标准。差分信号相对于单端信号在传输过程中具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线拥有较高的数据传输速率，同时消耗的功率更小，产生的电磁辐射也更低，因此ADC08D1000的高速采样数据采用差分形式传输是非常必要的。然而FPGA内部处理的是单端信号，于是需要将接收下来的采样数据转换成单端信号，可以使用Xilinx FPGA中的基元IBUFDS来实现。

高速采样芯片ADC08D1000的采样数据速率很高，为了便于FPGA的接收和处理，该芯片的采样数据设定为DDR模式输出。然而FPGA内部的触发器是单边沿触发形式，于是需要将接收的数据转换成SDR（Single Data Rate）模式，可以使用Xilinx FPGA中的基元IDDR来实现[6]。

Xilinx FPGA中的基元IBUFDS和IDDR只能处理1位信号，而ADC08D1000的采样数据为8位，为了便于处理，设计一个将8位数据同时进行差分转单端和并串转换处理的模块，其时序如图7所示，其中DCLK为ADC08D1000输出的数据锁存时钟，Dpin_P和Dpin_N是采样数据的差分形式，D_r和D_f分别对应于DCLK前一个周期的上升变沿和下降边沿的锁存数据。

图6 差分转单端和串并转换示意波形Fig.6 The waveform of differential signal turning to single ended signal and deserializer

经过上述的差分转单端和串并转换处理，数据还原为ADC08D1000的输出编码格式。ADC08D1000的采样数据采用二进制线性编码，假设采样的满量程为VIN，最高值+VIN/2编码为全 1（1111 1111），最低值-VIN/2编码为全 0（0000 0000），这样的编码导致0V在1000 0000和0111 1111之间。后续的相关运算需要将采样数据转换成二进制补码的形式，根据输出编码的特点，只需将数据的最高位取反即可得到二进制补码形式，误差为（1/512）Vp-p。

5 电路制作和测试结果

图7 数字相干接收机的实物图Fig.7 Photo of the digital coherent receiver

本文设计的数字相干接收机的实物图如图7所示。分别使用安捷伦公司的高速采样示波器和数字接收机对信号发生器产生的脉宽为1 ns的单脉冲信号和脉冲重复频率为1 MHz，脉宽为1 ns的脉冲信号串进行采样。采样结果如图8、图 9所示。 图 8（a）和图 9（a）两图的结果是使用安捷伦公司的高速采样示波器DSA-X 91604X采样的结果。该示波器输入带宽为16 GHz，采样速率为40 GSa/s。

对比图8中图（a）和图（b），可以看出数字相干接收机可以对脉宽为1ns的脉冲准确的接收到，但由于采样速率的限制和ADC的时钟的失真和抖动的影响，采样结果得到的脉冲的幅度和相位都与输入信号有所差别。对比图9（a）和（b）可以看到对单脉冲的采样结果基本符合采样定理，只能恢复出脉冲的大概的波形。测试结果证明，本文设计的数字相干接收机是能够对脉宽大于等于1 ns的单脉冲信号做到很好的接收。

对比图9中图（a）和图（b），数字接收机对脉冲串的采样

图8 示波器和数字相干接收机对脉宽1 ns单脉冲采样结果Fig.8 Single pulse of 1ns pulse width sampled by oscilloscope and digital coherent receiver

图9 示波器和数字相干接收机对1 MHz脉宽1 ns单脉冲采样结果Fig.9 1 MHz pulse of 1 ns pulse width sampled by oscilloscope and digital coherent receiver

的误码率很低，结果与示波器结果相仿。但由于ADC的时钟的失真和抖动的影响，脉冲幅度上的变化比较大。测试结果证明，本文设计的数字相干接收机是能够对脉宽1 ns，重复频率为1 MHz的脉冲信号做到很好的接收。

6 结束语

文中介绍了基于高速采样芯片ADC08D1000和Xilinx FPGA Virtex-4的IR-UWB数字相干接收机，可实现对1 ns脉宽的IR-UWB信号的数字化接收。文中，ADC08D1000的单路采样频率为1 024 MHz，总采样频率2 048 MHz，IRUWB信号的重复频率为1 MHz，脉冲宽度1 ns，占空比为1%。系统功耗低，整体功耗在8 W以内。由于TI公司的ADC08D1XXX系列的多款ADC封装和引脚分布相同，本系统可以通过更换高速ADC进行升级。

[1]Mahfouz.Investigation of high using UWB technology accuracy indoor 3-D positioning[J].in IEEE transaction on Microwave Theory and Technology，2008，56（6）：1316-1330.

[2]Agarwal D，Anderson C R，Athanas P M， An 8-GHz ultrawideband transceiver prototyping testbed[J].in Proc.IEEE 16th Int.WorkshopRapid Syst.Prototyping，2005：121-127.

[3]TI.ADC08D1000 High Performance， Low Power， Dual 8-Bit，1 GSPS A/D Converter[EB/OL].[2009].www.xilinx.com.

[4]陈宁，费元春.高速数据采集系统中的孔径抖动[J].北京理工大学学报，2003，23（2）:234-237.

CHEN Ning，FEI Yuan-chun.Effects of aperture jitter to the signal noice ration in high speed data acquisition systems[J].JournalofBeijingInstituteofTechnology，2003，23（2）:234-237.

[5]TI.LMX2310U/LMX2311U/LMX2312U/LMX2313U PLLatinum Ultra Low Power Frequency Synthesizer for RF Personal Communications[EB/OL].[2011].www.ti.com.

[6]Xilinx.Virtex-4 FPGA user guide [EB/OL].[2011].www.xilinx.com.